EDA课程设计--八位全加器.docVIP

太原科技大学：名字起个什么 电子技术课程设计 ——八位串行全加器 学院 ： 专业班级： 姓名： 学号： 指导教师： 2009年12月 目录 一．设计任务与要求…………………………………………1 二、总体框图…………………………………………………1 三、选择器件…………………………………………………2 四、功能模块…………………………………………………2 五．总体设计电路图…………………………………………6 六、心得体会………………………………………………9  八位全加器 一、设计任务与要求 1：只用一个1位二进制全加期和一些辅助的时序电路，设计一个8位二进制全加器。 2：能在8~9个时钟脉冲后完成8位二进制数的加法运算，电路需考虑进位输入和进位输出。 3：有清零控制。 二、总体框图 一位全加器 八位全加器 半 加 器 一位全加器可由两个 半加器和一个或门构成，利用以上获得的一位全加器，一个D触发器以及两个并串移位寄存器和一个串并移位寄存器构成一个八位全加器。 三、选择器件 1、配有 max+plus11软件的计算机一台。 2、选用FPGA芯片，如FLEX10K系列的EPF10KLC84-4。 3、FPGA适配器板：标准配置是EPF10K10接口板。 4、下载接口是数字芯片的下载接口，主要用于FPGA芯片的数据下载。 5、发光二极管。 6、拨码开关。 四、功能模块 1、半加器 模块说明：a，b分别为输入，co是进位，so是求和。 VHDL程序（半加器） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT ( a , b : IN STD_LOGIC ; co, so : OUT STD_LOGIC ); END ENTITY h_adder; ARCHITECTURE one OF h_adder IS BEGIN so=NOT(a XOR (NOT b)); co = a AND b ; END ARCHITECTURE one; 2、并串移位寄存器 （1）模块 模块说明：clk为时钟，load为使能端，din为8位输入端，qb为输出端。 （2）VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHFRT IS PORT (CLK : IN STD_LOGIC; DIN : OUT STD_LOGIC_VECTOR( 15 DOWNTO 8); QB : IN STD_LOGIC ); END SHFRT; ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS( CLK ) VARIABLE REG8 : STD_LOGIC_VECTOR(15 DOWNTO 8); BEGIN IF CLKEVENT AND CLK = 1 THEN REG8(8) := QB; REG8(15 DOWNTO 9) :=REG8 (14 DOWNTO 8); END IF; END PROCESS; END behav; （3）仿真时序图 3、串并移位寄存器 （1）模块 （2）VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHFRT1 IS PORT (CLK,LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR( 7 DOWNTO 0); QB : OUT STD_LOGIC ); END SHFRT1; ARCHITECTURE behav OF SHFRT1 IS BEGIN PROCESS( CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF LOAD=1 THEN REG8 :=DIN; ELSE REG8(6 DOWNTO 0) :=REG8 (7 DOWNTO 1); END IF; END IF; QB =REG8(0); END PROCESS; END behav; （3）仿真时序图 4 、D触发器 （1）模块 CLK CLK D Q DFF1 inst4 (2)VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; EN