第二章大规模可编程逻辑电路(2009).ppt

1、AND门的构成 2、OR门的构成 3、两级AND-OR阵列（积之和） 4、用一个AND-OR阵列实现多个函数 熔丝可编程的AND阵列 (a) 未编程的AND阵列 (b) f(A,B,C)=ABC (c) f(A,B,C)=AB (d) 对(b)的简洁表示 (e) 对(c)的简洁表示 熔丝可编程的 OR阵列 (a) 未编程的OR 阵列 (b) f(P1,P2,P3)= P1+P3 (c) 简洁形式 5、 输出极性选择 对现场可编程逻辑器的输出极性选择 (a) 输出极性选择 (b) 容丝完整：Oi高有效，Oi =Si XOR 0= Si (c) 容丝熔断：Oi低有效， Oi =Si XOR 1= NOT Si 7、 双向引脚及反馈线 可编程逻辑器件中的双向引脚 (a)IOm是双向IO引脚 (b)三态驱动器被使能 (Pn+1=1) (c)三态驱动器被关断 (Pn+1=0) 8、可编程器件基本结构 可编程只读存储器PROM PROM可以实现K个函数 商业PROM的普遍结构 PROM的一般应用 PROM器件作为2n×m只读存储器 6、CPLD和FPGA的主要区别 MAX系列：(CPLD) 多阵列矩阵（Multiple Array Matrix） 内部结构： 可编程的“与”阵列和固定“或”阵列实现逻辑功能； 采用EPROM工艺(Classic、 MAX5000)， 或EEPROM工艺 （MAX7000、MAX9000）。 FLEX系列：（FPGA） 灵活逻辑单元阵列 （Flexible Logic Element Matrix） 内部结构： 使用查找表（Look Up Table __LUT）结构来实现逻辑功能； 采用SRAM工艺； FLEX10K首次采用嵌入式阵列 （EAB_Embedded Array Block ） APEX20K融合查找表、乘积项、 嵌入式阵列和存贮器于一体。 4. 多层次存贮器系统 分布式的查找表（LUT）可配置为RAM； 集中式的块RAM，每一块RAM为4096位。 5. 能平衡速度、密度的灵活结构 高速算术用的专用进位逻辑，专用乘法器支持，宽输入函数的级联链，有带时钟使能、双同步或异步复位置位的丰富的寄存器、锁存器、内部三态总线等。 7. 基于SRAM的在系统可配置 无限次可再编程特性，四种编程模式。 （二） 结构描述 内部由 3类可编程单元组成： 可编程输入/输出模块（IOB）； 核心阵列——可配置逻辑块（CLB） Configurable Logic Block）; 可编程互连资源。 Virtex FPGA结构图 1. 可配置逻辑块（CLB_Configurable Logic Block） 一个CLB分为两个slice，每个slice由两个逻辑单元（LC）组成。 2. 块RAM（Block SelectRAM） 块RAM位于器件的左右两边。每个块RAM的大小为 4096位。RAM的数据宽度能被独立地配置。 3. 输入/输出块 （IOB_ Input/Output Block ） IOB Bank 划分 输入/输出原理图 4. 可编程的布线（4 类） 1）局部布线 2）通用布线 局部/通用布线示意图 3）I/O布线 4）全局布线 全局布线分为： 4个初级全局布线网络； 24 个二级全局布线网络。 4个专用输入引脚（全局时钟）： 全局缓冲器驱动； 最小偏移； 高扇出 例：全局时钟分配 提供高速、低偏移的时钟分配： 全局时钟分配图 5. 延迟锁相环（DLL_Delay Lo