EDA第四章VHDL设计初步.pptVIP

可编程逻辑器件特点 1.集成度高，可靠性好，体积小，容量大 2.处理速度快，保密性好。 3.该类器件的逻辑功能由用户设计 4.开发方便，可扩展能力强，升级容易 5.可在现场编程，实时检验 6.开发周期短，效率高，设计制造成本低 7.已成为最流行的设计芯片之一 8.按国际规范开发工具设计，先进，通用 可编程逻辑器件特点 用户可反复编程， 在外围电路不动的情况下，更改软件可实现不同的功能。 电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，最后芯片的制作 5. 数据类型 BIT, [ 1,0] STD_logic, [1,0,h,l,U,X, W，Z, - ] BOOLEAN, [ ture, false ] Integer [0 ~ ] D触发器VHDL程序1 例4-10 Entity test1 is port (clk, d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin D触发器VHDL程序2 例4-11 LIBRARY IEEE; USE IEEE.std_logic_1164.all; Entity test1 is port (clk, d : in bit; q : out bit); end test1; architecture body of test1 is begin D触发器VHDL程序3 Entity test1 is port (clk : in bit; d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk) begin if (clk = ‘1’) then q1 = d; end if; q = q1 ; end process; end body D触发器VHDL程序4（电平型触发） Entity test1 is port (clk : in bit; d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk，d) begin if (clk = ‘1’) then q1 = d; end if; q = q1 ; end process; end body; 4选1逻辑功能真值表 四路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f4in1 IS PORT (a, b,c,d : IN STD_LOGIC; s0s1 :STD_LOGIC_VECTOR(1 DOWNTO 0) ; y : OUT STD_LOGIC); END ENTITY f4in1; ARCHITECTURE fh1 OF f4in1 is BEGIN PROCESS(s0s1) BEGIN CASE s0s1 IS WHEN 00 = y=a; WHEN 01 = y=b; WHEN 10 = y=c; WHEN 11 = y=d; WHEN OTHERS = null; END CASE; END PROCESS; END ARCHITECTURE fh1 ; * STEP1：建立 工作库文件夹 STEP2：输入设计项目 原理图/VHDL文本代码 STEP3：存盘，注意 原理图/文本取名 STEP4：将设计项 目设置成Project STEP5：选 择目标器件 STEP11： 硬件测试 STEP9：引脚 锁定并编译 STEP8：仿真测 试和波形分析 STEP7：建立仿 真波形文件 STEP6： 启动编译 STEP10：编程 下载/配置 VHDL文本输入设计流程 【例4-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s :: IN BIT; y :::: OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN