北邮数电实验VHDL源代码完整2013年.docVIP

北邮数电实验VHDL源代码完整版 注：北邮信通院数电实验，大二下共四次实验，以下为四次实验的完整代码，仅供参考，希望学弟学妹在抄代码的时候了解每一行代码的含义。知识是自己的。别忘了，北邮的未来靠你们。 注意事项：1学校部分电脑打不开07版word文件（后缀docx），建议大家准备一份TXT以防万一 2运行出错时可能是你输入有误，比如中文和英文符号弄错了 3数电实验很简单，但要心细，一定要按老师说的做 4数电实验报告千万不要抄袭，老师判断力很强 实验一： 半加器老师会给出，全加器是画图，怎么画书上有，不用源代码。 实验二： （1）3位二进制数比较器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY comp3 IS PORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0); B:IN STD_LOGIC_VECTOR(2 DOWNTO 0); YA,YB,YC:OUT STD_LOGIC); END comp3; ARCHITECTURE behave OF comp3 IS BEGIN PROCESS(A,B) BEGIN IF(AB)THEN YA=1;YB=0;YC=0; ELSIF(AB)THEN YA=0;YB=1;YC=0; ELSE YA=0;YB=0;YC=1; END IF; END PROCESS; END behave; （2）4选1数据选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY mux4 IS PORT(A:IN STD_LOGIC_VECTOR(1 DOWNTO 0); D0,D1,D2,D3:IN STD_LOGIC; Y,YB:OUT STD_LOGIC); END mux4; ARCHITECTURE behave OF mux4 IS BEGIN PROCESS(A,D0,D1,D2,D3) BEGIN CASE A IS WHEN00= Y=D0;YB = NOT D0; WHEN01= Y=D1;YB = NOT D1; WHEN10= Y=D2;YB = NOT D2; WHEN11= Y=D3;YB = NOT D3; WHEN OTHERS= Y=Z;YB=Z; END CASE; END PROCESS; END behave; （3）8421码转换为格雷码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY trans1 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END trans1; ARCHITECTURE trans_gray OF trans1 IS BEGIN B(0)=A(0)XOR A(1); B(1)=A(1)XOR A(2); B(2)=A(2)XOR A(3); B(3)=A(3); END trans_gray; （4）8421码转换为余三码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sunyu_trans2 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END sunyu_trans2; ARCHITECTURE trans_ex3 OF sunyu_trans2 IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN0000= B=0011; WHEN0001= B=0100; WHEN0010= B=0101; WHEN0011= B=0110; WHEN0100= B=0111; WHEN0101= B=1000; WHEN0110= B=1001; WHEN0111= B=101