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PAGE 1 数字设计原理与实践 课程设计 1组合逻辑设计 设计者： 201204302XXXX 设计、调试程序 201204302XXXX 撰写报告 设计题目一 （一）设计要求：设计电路实现2个4位有符号数（原码表示）的加减运算，结果用原码表示，另有一个控制信号select选择加法运算或减法运算，若有溢出则产生溢出指示信号。（包含4组仿真波形结果，两组加法，两组减法，并且包含至少一组溢出结果）。 （二）设计过程： 1设计思路：设计题目中涉及到进行4位有符号数的加减运算，利用已学知识可以想到在进行减法运算时可以将减去一个数变为加上一个数的负数的补码，这样就可以统一用加法来实现运算。故想到利用74X283芯片来实现4位加法运算。 而在输入端口可以通过4个异或门和select控制信号来实现对一个数字的取反加一。计算结果经过输出端口输出后为补码表示，为了将其转换为原码表示，可以再次利用其最高位，异或门和一片74X283来实现转换。溢出指示信号是通过第三位上的进位是否出现来判断的。 分析：select为1时实现减法运算，为0时实现加法运算。输出s1,s2,s3,s4为二进制补码,正数二进制原码与补码相同，故不需要改变，只要使负数补码变为符号-数值码，用3个异或门改变当二进制补码为负数时使补码取反，最后二进制结果再通过一个74x283实现使负数补码取反后加1变为二进制符号数表示。 2实验电路 最终设计的实验电路图如下 3仿真结果及分析 选取4+4（0100+0100）、4-3（0100-0011）、1+2（0001+0010）、1-2（0001-0100） 四组数据进行仿真实验，其中4+4组应出现溢出信号，其余三组得出正常运算结果。 注：（1）select为0表示加法运算，为1表示减法运算。 （2）overflow为1代表溢出，为0 代表未溢出。 （3）实验中在执行减法时为A-B。 1、4+4组 结果：给出overflow信号，与预期相符。 2、4-3组 结果：给出结果0001，结果正确。 3、1+2组 结果：给出结果0010，结果正确。 4、1-2组 结果：给出结果1001，结果正确。 4、仿真结论：通过74X283和异或门可以实现加法、减法电路，还可以实现二进制补码与符号-数值码的转化。 设计题目二 一、设计要求：逻辑函数发生器，要求分别用两种器件和一些基本门完成右边的函数发生器： （1）译码器 （2）选择器 二、设计过程 1、设计思路：要用译码器完成对电路逻辑功能的选择需要添加三态缓冲器，而通过选择器控制电路逻辑功能则需要把功能电路的结果输入选择器输入端。而电路功能可以通过简单的门电路完成。 分析：在74x151的选择输入端A、B分别接S0,S1,C端接地。利用S0S1控制选择器的输出。在输入端D0到D3分别接入A与B,A或B,A异或B,A非门电路的输出端，D4到D7接地。当S0 S1输入为00时，输出A与B，当S0S1输入01时输出A或B，当s0s1输入为10时输出A异或B，当S0S1输入11时，输出A非。 2、实验电路 3、仿真结果及分析 S1S0=‘00’时,实现Y=A·B S1S0=‘01’时，实现Y=A+B S1S0=‘10’时，实现Y=A?B S1S0=‘11’时，实现Y=A 4结论：通过译码器和三态门的组合或是选择器都可以对函数功能进行选择性输出。 设计题目三 一、设计要求 采用比较器件完成对3个4位数A(a3a2a1a0), B(b3b2b1b0), C(c3c2c1c0)的比较电路的设计，要求该电路能够给出Fequal, FAmax, FAmin 三个输出结果。Fequal =1 表明 A=B=C; FAmax =1 表明 A 是三者中最大的; FAmin =1 表明 A 是三者中最小的。（若需要其他基本门电路，可根据需要使用）。 二、设计过程 1、设计思路：要进行4位二进制数的比较需要用到74X85，因为要求是要比较出A是最大的或最小的或相等，故使用两片74X85分别将A与B、C比较后，将相同的输出用与门与在一起，即可得到所需的功能。 分析:将A（a0、a1、a2、a3）分别输入到第一个74X85和第二个74X85的输入端，而在两个芯片的另一组输入端分别加上B（b0、b1、b2、b3）、C（c0、c1、c2、c3）信号输入。将两芯片的AEBI端接高电平表示前端相等。将两芯片的相同输出端用与门与在一起，可得到三组输出Fequal，Famax，Famin。 2、实验电路 3、仿真结果及分析 （1）当ABC均输入0001时，输出Fequal为高电平。 （2