数字电子技术基础8可编程逻辑器件.pptVIP

第八章 可编程逻辑器件 8. 1 概述 PLD分类 PLD的基本结构 PLD的基本结构 3. 基本的PLD结构图 五、运算选通反馈结构 PAL的应用举例 8. 5 可擦除的可编程逻辑器件（EPLD） 8.6 复杂的可编程逻辑器件（CPLD） 8. 7 现场可编程门阵列（FPGA) *8.7.3 FPGA的互连资源 互连资源IR的作用：将FPGA中数目很大的CLB和IOB连接成各种复杂的系统。 课后练习 图8.4.5 OLMC 5种工作模式下的简化电路 (a)专用输入模式 (b)专用组合输出模式 (c)反馈组合输出模式 (d)时序电路中的组合输出模式 (e)寄存器输出模式 8.4.3 GAL的输入特性和输出特性 在GAL器件的每个输入端都设置有图8.4.7所示的输入缓冲器电路。 1、将输入端的A变换为一对内部标准电平的互补信号送往内部电路。 2、能有效地抑制加到输入端上的白噪声型噪声电压。 图8.4.7 GAL的输入缓冲器电路 图8.4.8是GAL的输出缓冲器电路图。有两个突出特点： 1、不会产生CMOS电路的锁定效应； 2、具有“软开关特性”—当数据输入端由0变为1的过程中T1首先导通，而T2导通在后，从而削弱了动态脉冲电流的峰值。 图8.4.8是GAL的输出缓冲器电路 与阵列可编程； 或阵列固定； 输出端采用可编程的输出逻辑宏单元(OLMC)； 采用CMOS工艺，具有低功耗、高噪声容限的优点； 采用UVEPROM工艺，以叠栅注入MOS管为编程单元，可靠性高、可以改写，集成度高、造价便宜。 8.5.1 EPLD的基本结构和特点 *8.5.2 EPLD的与-或逻辑阵列 *8.5.3 EPLD的输出逻辑宏单元 EPLD的输出电路结构和GAL相似,也采用了OLMC。但由于增加了对OLMC中触发器的预置和清零功能，使其具有更大的使用灵活性。 1、在大多数的EPLD中与-或逻辑阵列每一组乘积项的数目不完全相等; 2、在有的EPLD中，将每一组乘积项分作两部分，产生两个与-或逻辑函数，如图8.5.2。 3、有的采用乘积项共享的可编程结构，如图8.5.3所示。 8.6.1 CPLD的总体结构 采用E2CMOS工艺制作； 保持了EPLD传输时间可预测的优点； 在系统可编程。 电路结构：由若干个可编程的逻辑模块、输入/输出模块、可编程内部连线阵列组成。 为了提高集成度，同时又保持EPLD传输时间可预测的优点，将若干个类似于PAL的功能模块和实现互连的开关矩阵集成于同一芯片上，就形成了所谓的CPLD。 图8.6.1 ispLSI1032的电路结构框图 图8.6.2 ispLSI1032的逻辑功能划分框图 FPGA是80年代中期发展起来的另一种类型的可编程器件。它是基于SRAM的可编程器件。 FPGA由输入/输出模块IOB、可编程逻辑模块CLB、互连资源IR和一个用于存放编程数据的静态存储器组成。 8.7.1 FPGA的基本结构 图8.7.1 FPGA的基本结构框图 FPGA是目前规模最大、密度最高的可编程器件，具有更大的灵活性，是目前设计复杂数字系统的首选器件之一。 FPGA的优点： 1、信号传输延迟时间不确定。 2、编程数据存储器是一个静态RAM结构，掉电后数据会丢失。 3、编程数据一般存放在EPROM中，使用时要读出并送到FPGA的SRAM中，不便于保密。 FPGA的缺点： *8.7.2 FPGA的IOB和CLB 一、IOB XC2064是Xilinx公司FPGA器件中结构比较简单的一种，它一共有56个可编程的I/O端。 图8.7.3 XC2064的IOB电路 图中MUX1和MUX2的地址代码都存放在FPGA内部的编程数据存储器中。 1.MUX1输出低电平时，IOB工作在输出状态; 2.MUX1输出高电平时， IOB工作在输入状态（异步或同步输入）。 二、CLB 在XC2064中有64个CLB，排列成8×8的矩阵。每个CLB的电路中包含组合逻辑电路、存储电路和由一些数据选择器组成的内部控制电路。 图8.7.4 XC2064的 CLB电路 组合逻辑电路部分是有4个输入端、两个输出端的通用逻辑模块。根据需要可以设置成3种不同的组态。 图8.7.5 XC2064中CLB的3种组态 (a)四变量任意函数 (b)两个三变量任意函数(c)五变量逻辑函数 通用逻辑模块由N沟道MOS管和CMOS反相器组成，输出与输入间的逻辑函数关系由一组编程控制信号决定。将编程控制信号与函数对应关系列成函数表，在编程过程