第2章典型处理器及体系结构.pptVIP

(13) RESET系统复位信号 (输入) 高电平有效，8086要求此信号起码维持4个时钟周期；若初次加电复位，持续时间不小于50?s。RESET为高电平时，8086立即结束现行操作，进入内部复位状态，CPU各内部寄存器被设置为初值：CS=FFFFH，Flag、IP、DS、ES、SS及其它寄存器均初始化为0000H。 (14) DT/ R数据收发控制信号 (输出、三态) 为增强数据总线的驱动能力，8086可外接驱动器8286，DT/R即为8086输出给数据收发器8286的控制信号。 ? DT/R—高电平，8086输出的数据经8286送到数据总线； ? DT/R—低电平，收发器8286则把数据总线上的数据传送到8086。 ? 系统工作在DMA方式时，DT/R为高阻状态。 高电平有效。系统中其他的总线主设备要获得对总线的控制权时，向8086发出高电平的HOLD信号，8086在每个时钟周期的上升沿对HOLD引脚信号进行检测，若为高电平，则在当前总线周期结束时，予以响应。 (16) HOLD保持请求信号 (输入) (15) DEN数据允许信号(输出，三态) ? 低电平有效，也是8086控制外接的数据收发器，低电平时开启收发器，传送数据有效； ? 高电平时，则禁止传送。 (17) HLDA保持响应信号 (输出) 高电平有效。当CPU响应保持请求HOLD时，便发出HLDA高电平的应答信号，从而将总线控制权让给发出保持请求的设备，直到该设备又将HOLD信号变为低电平，CPU才收回总线控制权，将HLDA信号置为低电平。 低电平有效。与WAIT等待指令结合使用，当CPU执行WAIT指令时，CPU处于空转状态进行等待直到检测到TEST信号有效时结束，CPU继续往下执行指令。 (18) TEST测试信号 (输入) (19) CLK系统时钟输入信号 时钟信号为CPU和总线控制逻辑电路提供定时基准。常用INTEL8284A时钟发生器提供CLK信号。 工作在最小模式下8086的典型配置如右图所示。 8086 地址 锁存器 STB (8286×2) OE (选用) 数据总线 地址总线 (8282×3) READY RESET MN/MX ALE BHE A19～A16 AD15～AD0 DEN DT/R M/IO WR RD HOLD HLDA INTR INTA (8284A) X1 X2 CLK READY RESET +5V BHE A19～A0 D15～D0 2.3、 存储器结构 一、存储器组织 存储器是按字节进行组织的，两个相邻的字节被称为一个“字” 。存放的信息若是以字节（8位）为单位的，将在存储器中按顺序排列存放；若存放的数据为一个字（16位）时，则将每一个字的低字节（低8位）存放在低地址中，高字节（高8位）存放在高地址中，并以低地址作为该字的地址。 在组成与8086CPU连接的存储器时，1M字节的存储空间实际上被分成两个512字节的存储体，分别叫高位库和低位库。低位库固定与8086CPU的低位字节数据线D7~D0相连，因此又可称它为低字节存储体，该存储体中的每个地址均为偶地址。高位库与8086CPU的高位字节数据线D15~D8相连，因此又称它为高字节存储体，该存储体中的每个地址均为奇地址，如下图所示。 00001H ? ? 00000H 00003H ? ? 00002H 00005H ? ? 00004H ? 512K×8（位） 512K×8（位） ? ? ? ? ? ? 奇地址存储体 偶地址存储体 ? ? （A0=1） （A0=0） ? FFFFDH ? ? FFFFCH FFFFFH ? ? FFFFEH 8086存储器的分体结构 * ? 8086/8处理器的内部结构 ? 8086微处理器的引脚 ? 存储器结构与I/O组织 本节内容 ? 总线时序 ? 重点掌握8086处理器内部结构。 ? 掌握 8086系统的构成和工作原理 ? 理解存储器的结构。 学习目的 ? 了解总线操作及堆栈的工作原理。 2.1 8086微处理器的内部结构 8086微处理器字长16位，HMOS工艺制造，芯片集成2.9万晶体管，+5V电源，40条引脚双列直插封装，20根地址线，可寻址地址空间1MB，时钟频率5MHz~10MHz，基本指令执行时间0.3ms~0.6ms。 一、8086微处理器的内部结构结构 8086从功能结构来讲，分为两大部分，即总线接口部件BIU(Bus Interface Unit )和执行部件EU(Execution Unit)。 1. 总体功能结构 8086CPU的结构框图 内部暂存器 IP ES