第2章 硬件基础新.pptVIP

数字系统设计 第2章 硬件基础 本节课学习要点 PLD的分类 PROM、PLA、PAL、GAL的工作原理 CPLD的结构和工作原理 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 (4) ?SRAM，静态随机存储器，可实现无数次擦写，编程速度、编程要求优于前几种方法，但由于具有易失性，因此需专门配置芯片。 (5) ?Flash，电可擦除编程ROM，既具有EPROM结构简单、编程可靠的优点，又具有EEPROM擦除快速、集成度高的优点。 2.1 PLD 概述 2.1 PLD 概述 PLD 乘积项原理 人们通过研究发现，任何组合逻辑电路都可以由与门-或门两级电路构成，而只要在组合逻辑电路中引入能够记忆电路状态的存储单元或延迟单元，例如触发器、锁存器等，就可以构成时序逻辑电路。由此人们提出了一种可编程逻辑电路结构，即乘积项(Product-Terms)可编程逻辑结构，其原理图如图所示。 PLD 乘积项原理 PLD 乘积项原理 【例2.1】 实现一个如下的逻辑函数：　　　　　　　　Y=AB′＋A′B Z=AB解 (1) 要实现上面的逻辑函数，则该PLD需要包括2个输入和2个输出。　　(2) 由于PLD输入电路包括输入缓冲器，故可以直接实现A、A′、B、B′。 　　(3) 观察布尔表达式可以看出，要实现以上逻辑功能，需3个乘积项：AB′、A′B、AB，将与门阵列相应位置的连接线进行编程连接即可。　　(4) 同理，根据布尔表达式，对或门阵列相应位置进行编程连接，即可得到相应的输出信号Y、Z，编程后的PLD结构图如图所示。 编程后的结构图 低密度PLD 低密度PLD 低密度PLD 低密度PLD 低密度PLD 低密度PLD 低密度PLD 低密度PLD 低密度PLD 低密度PLD 下图是GAL22V10的OLMC内部逻辑图，从图中看出，OLMC中除了包含或门阵列和D触发器之外，还多了两个多路选择器，其中4选1多路选择器用来选择输出方式和输出极性，2选1多路选择器用来选择反馈信号，而这些多路选择器的输出由两位可编程特征码S1、S2来控制。 GAL22V10的OLMC内部逻辑图 CPLD的结构与可编程原理 CPLD的结构与可编程原理 上次课程内容回顾 PLD的分类 PROM、PLA、PAL、GAL的工作原理 CPLD的结构和工作原理 本次课程学习要点 FPGA的结构和工作原理 硬件测试技术 CPLD与FPGA的编程与配置方法 FPGA: Field Programmable Gate Array FPGA是现场可编程门阵列（Field Programmable Gate Array) 现今市面上绝大部分的FPGA都是Altera或者是Xilinx的，因此大部分设计师使用的也都是这两家旗下的产品----基于SRAM查找表的FPGA。 基于查找表（LUT)的FPGA的结构 Cyclone器件：由LAB、嵌入式存储器块、I/O单元、底层嵌入功能单元、互联线和时钟网络构成。 逻辑阵列块（LAB）：10个LE（逻辑单元）构成。 逻辑单元（LE）：查找表（LUT）、进位链逻辑和一个可编程的寄存器构成。 查找表原理 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现 查找表原理（续） 查找表原理　　在FPGA中，实现组合逻辑电路功能的基本电路是查找表(Look-Up-Table，LUT)和数据选择器，而触发器仍是实现时序逻辑电路的基本电路。LUT实质上就是一个SRAM。目前FPGA中使用较多的是4个输入、1个输出的LUT，所以每一个LUT可以看成是一个4根地址线的16×1位的SRAM。 利用SRAM实现组合逻辑函数时，只需列出真值表，输入作为地址，输出作为存储内容，将内容按地址写入即可。具体步骤如例2.2所示。　　【例2.2】 利用LUT实现函数F?=ABC+ABCD+AC。　　解 首先列出F的真值表，如表2-1所示。 查找表原理 硬件测试技术 2.5编程与配置 2.5 编程与配置 2.6 可编程逻辑器件的选择 本章学习要点总结 PLD的分类 PROM、PLA、PAL、GAL的工作原理 CPLD的结构和工作原理 FPGA的结构和工作原理 硬件测试技术 编程与配置方法 扩展乘积项 共享扩展乘积项结构 CPLD的结构与可编程原理 扩展乘积项 并联扩展项馈送方式 共享扩展项