《数字电路制作与测试》习题册有答案（三）.docVIP

PAGE PAGE 1 项目三 计数器的设计与调试 主要知识点： 一、填空题 时序逻辑电路的输出不仅与 有关，而且与 有关。 时序逻辑电路中的存储电路通常有两种形式： 和 。 是构成时序逻辑电路中存储电路的主要元件。 锁存器和触发器是构成时序逻辑电路中 的主要元件。 按逻辑功能分，触发器有 、 、 、 触发器等几种。 触发器按照逻辑功能来分大致可分为 种。 触发器是构成 逻辑电路的重要部分。 触发器有两个互补的输出端、，定义触发器的0状态为 ，1状态为 ，可见触发器的状态指的是 端的状态。 触发器的两个输出端、，当时，我们称触发器处于 。 触发器的状态指的是 的状态，当时，触发器处于 。 触发器有2个稳态，存储4位二进制信息要 个触发器。 因为触发器有 个稳态，6个触发器最多能存储 二进制信息。 一个有与非门构成的基本RS触发器，其约束条件是 。 一个基本RS触发器在正常工作时，它的约束条件是+=1，则它不允许输入= 且= 的信号。 与非门构成的基本RS锁存器输入状态不允许同时出现 。 与非门构成的基本RS锁存器的特征方程是 ，约束条件是 。 由与非门构成的基本RS锁存器其逻辑功能有 种。 由与非门构成的基本RS锁存器正常工作时有三种状态，分别是输出为 ， 输出为 ，输出为 。（0状态/1状态/保持状态）。 与非门构成的基本RS锁存器当Q=1时，= ，= 。 与非门构成的基本RS锁存器当Q=0时，= ，= 。 锁存器和触发器的区别在于其输出状态的变化是否取决于 。 触发器的输出状态变化除了由输入信号决定外还取决于 。 和 共同决定了触发器输出状态的变化。 钟控RS触发器的约束条件是 。 一个钟控RS触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是 。 钟控RS触发器正常工作时他的约束条件是RS=0，因此它不允许输入R= 且S= 的信号。 钟控RS触发器是在基本RS锁存器的基础上加上 构成，其输入端R，S （高/低）电平有效。 钟控RS触发器的特征方程是 ，约束条件是 。 钟控RS触发器当CP=1时，输入状态不允许同时出现R= ，S= 。 对于钟控RS触发器来说，当时，可能是 ，也可能是此时输入信号为 。 钟控RS触发器=0，若使=1，则应使R= 且S= 。 钟控RS触发器=1，若使=0，则应使R= 且S= 。 钟控D触发器的特征方程为 。 在D触发器中，当D＝1时，触发器 （置0/置1/保持）。 在D触发器中，当D＝0时，触发器 （置0/置1/保持）。 若使D触发器置0，则D= ，使D触发器置1，则D= 。 对于钟控D触发器来说当CP=0时，输出状态 （置0/置1/保持），当CP=1时输出状态由 决定。 若将D触发器的D端连在端上，经100个脉冲后，它的次态Q（t+100）=0，则此时的现态Q（t）应为 。 若将D触发器的D端连在端上，经100个脉冲后，它的次态Q（t+100）=1，则此时的现态Q（t）应为 。 若将D触发器的D端连在端上，经99个脉冲后，它的次态Q（t+99）=0，则此时的现态Q（t）应为 。 若将D触发器的D端连在端上，经99个脉冲后，它的次态Q（t+99）=1，则此时的现态Q（t）应为 。 在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的 ，触发方式为 或 的触发器不会出现这种现象。 同一CP脉冲下引起的触发器2次或多次翻转的现象称为 。 边沿JK触发器 （会/不会）发生空翻现象。 在时序逻辑电路中，存储电路每个时钟周期其输出状态 （变化1次/可变化多次）。 主从JK触发器由两个钟控R