计算机结构与逻辑设计6.2时序设计.ppt

计算机结构与逻辑设计 * 设计要求 原始状态图 最简状态图 画电路图 检查电路能否自启动 1 2 4 6 时序电路的设计步骤（最小化设计） 选触发器，求时钟、输出、状态、驱动方程 5 状态分配 3 化简 时序逻辑电路的设计方法 最小化设计！ 设计的类型：3类 1. 给出具体要求的，如7进制计数器，要求进行设计 2. 给出波形图要求进行设计 3.给出功能描述要求设计。 * 时序逻辑设计涉及的几个问题(1) 1. 状态的等价： 1）输出是否相同 —— Y 2）次态是否相同 —— Qn+1 相同的状态可以合并—化简（最小化设计） 2. 状态的简化：根据等价原则，到达最简，目的：用最少的触发器实现逻辑。 * 原始状态 * 状态化简 化简结果 * 时序逻辑设计涉及的几个问题(2) 3.状态编码：用什么码？怎么排列？ 二进制码用的最多，怎么排列？ 排列原则： 1）次态相同，则选择相邻代码； 2）为同一状态的次态，选择相邻代码； 3）两个状态的输出相同，可选择相邻的代码。 * 时序逻辑电路设计注意： （1）确定状态图及状态表：什么状态循环？ （2）构造状态转换真值表和卡诺图 什么码? （3）建立方程组，什么触发器？最终得到激励方程？ （4）画逻辑图，每个触发器输入是什么？ （5）自检查，自启动功能怎么样？ 列满 ? 简化 有以下的分类： 1）根据原始的功能描述要求进行设计。 2）已给出具体要求的，如7进制计数器，要求进行设计。 3）根据给出波形图要求进行设计。 7.5 时序逻辑电路的设计 设计1：书上的例题（例8） 例8：设计一个1111序列检测电路 状态化简： * 按照步骤进行，可以得到结果： 分配状态，得到状态表！ * 步骤（2） 得到电路图！ 检查自启动！！ 实现自启动的方法: 1) 状态修改；2）无效循环状态?有效循环的状态中。 * 时序逻辑设计2 * 例 建立原始状态图 设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢7进1，产生一个进位输出。 状态化简 状态分配 已经最简。 已是二进制状态。 * 选触发器，求时钟、输出、状态、驱动方程 因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为： 输出方程： * 状态方程 不化简，以便使之与JK触发器的特性方程的形式一致。 * 比较，得驱动方程： 电路图 Y FF 0 FF 1 FF 2 CP Q 1 Q 1 Q 2 Q 2 1J C1 1K 1J C1 1K 1J C1 1K Q 0 Q 0 1 * 检查电路能否自启动 将无效状态111代入状态方程计算： 可见111的次态为有效状态000，电路能够自启动。 书上的例题（例10） 例10：设计一个二-十进制同步计数器。 * Z 0 0 0 0 0 0 0 0 0 1 按照步骤，得到结果： * 另外自启动检查要做！ 自启动检查！ * 时序逻辑电路设计3 给出波形图要求进行设计 * 又回到设计(1)一样的方法上去！ 时序逻辑电路设计总结 根据给出的功能描述要求设计 必须按照原始的步骤来进行！ * 设计要求 原始状态图 最简状态图 画电路图 检查电路能否自启动 1 2 4 6 选触发器，求时钟、输出、状态、驱动方程 5 状态分配 3 化简 * 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输出Y 000000001000110 例 建立原始状态图 S0 S1 S2 S3 设电路开始处于初始状态为S0。 第一次输入1时，由状态S0转入状态S1，并输出0； 1/0 X/Y 若继续输入1，由状态S1转入状态S2，并输出0； 1/0 如果仍接着输入1，由状态S2转入状态S3，并输出1； 1/1 此后若继续输入1，电路仍停留在状态S3，并输出1。 1/1 电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。 0/0 0/0 0/0 0/0 * 原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简, 得到最简的状态图。 状态化简 状态分配 所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态。 * 选触发器，求时钟、输出、状态、驱动方程 选用2个C