第3章VHDL语法基础.pptVIP

… ENTITY and2 IS GENERIC (rise，fall： TIME)； --参数类型说明 PORT (a，b： IN BIT； C： OUT BIT)； END and2； ARCHITECTURE generic_example OF and2 IS SIGNAL d： BIT； BEGIN d = a and b； C = d AFTER (rise) WHEN d=‘1’ ELSE d AFTER (fall)； END ARCHITECTURE generic_xample； 例2：设计图示的VHDL描述程序。 d0 X d1 Q d2 Y d3 And2 U1 And2 U2 And2 U3 条件信号赋值语句: 若d=‘1’,在上升延后立刻传递给C。 若d=‘0’,在下降延后立刻传递给C。 第一步：2输入与门的设计： ENTITY generic map_example IS GENERIC (rise，fall：TIME)； PORT(d0，d1，d2，d3，：IN BIT； Q ：OUT BIT)； END generic map_example； ARCHITECTURE and2-3 OF generic map_example IS COMPONENT and2 --调用通用模块and2 GENERIC(rise，fall：TIME)；--通用模块参数传递 PORT(a，b：IN BIT， C：OUT BIT)； END COMPONENT； SIGNAL X，Y： BIT； 第二步：整个实体的设计： d0 X d1 Q d2 Y d3 And2 U1 And2 U2 And2 U3 BEGIN U1： and2 GENERIC MAP(5 ns，7 ns) --U1参数映射 PORT MAP(d0，d1，X)； --U1端口映射 U2： and2 GENERIC MAP(5 ns，7 ns) --U2参数映射 PORT MAP(d2，d3，Y)； --U2端口映射 U3： and2 GENERIC MAP(9 ns，11 ns) --U3参数映射 PORT MAP(X，Y，Q ) --U3端口映射 END ARCHITECTURE and2-3； 本例中通用模块and2 被调用3次，上升沿、下降沿也有了不同的参数。 d0 X d1 Q d2 Y d3 And2 U1 And2 U2 And2 U3 生成语句可以简化有规则设计结构的逻辑描述，有一种复制作用。在设计中，只要根据某些条件，设定好某一元件或设计单位，就可以利用生成语句复制一组完全相同的并行元件或设计单元电路结构。 生存语句格式有两种形式： 十二、生存语句（ GENERATE） 形式1：[标号：] FOR 循环变量 IN 取值范围 GENERATE [说明] [BEGIN] 并行语句 END GENERATE [标号]； 形式2：[标号：] IF 条件 GENERATE [说明] [BEGIN] 并行语句 END GENERATE [标号]； 这两种语句格式都是由如下四部分组成： 生成方式：有FOR语句结构或IF语句结构，用于规定并行语句的复制方式。 说明部分：这部分包括对元件数据类型、子程序和数据对象作一些局部说明。 并行语句：是用来“COPY”的基本单元，主要包括元件、进程语句、块语句、并行过程调用语句、并行信号赋值语句甚至生成语句。 标号：生成语句中的标号并不是必须的，但如果在嵌套生成语句结构中就是很重要的。 … COMPONENT COMP PORT（X：IN STD_LOGIC；Y：OUT STD_LOGIC）； END COMPONENT； SIGNAL A，B： STD_LOGIC_VECTOR（0 TO 7）；