时序逻辑电路闽江学院－精品程网.pptVIP

* 　状态转换表： * 电路的状态转换图 * 同步十进制加法计数器74LS160的逻辑图 74160的功能表与74161的功能表相同 * b)．同步十进制减法计数器 从同步二进制减法计数器基础上演变而来．主要在于实现如何使0000状态减1后跳变为1001状态． 其驱动方程和状态方程如下： T0=1 T1=Q0 (Q1Q2Q3) T2=Q0Q1(Q1Q2Q3) T3=Q0Q1Q2 Q0n+1=Q0 Q1n+1=Q0 (Q2+Q3) Q1+Q0 Q1 Q2n+1=(Q0Q1Q3)Q2+(Q0+Q1) Q2 Q3n+1=(Q0Q1Q2)Q3+ (Q0+Q1+Q2)Q3 * 状态转换表： * 单时钟同步十进制可逆计数器74LS190的逻辑图 当加／减控制信号U/D=0时做加法计数； 当U/D=1时做减法计数 * 6.3.2.2 异步计数器： 1．异步二进制计数器：采用从低位到高位逐位进位的方式工作。 由T′触发器构成，只需将低位触发器的Q端接至高位触发器的时钟输入端就行了。 由时序图可见，触发器输出端状态的建立要比CP下降沿滞后一个传输延迟时间。 * 用上升沿触发的T′触发器同样可以组成异步二进制加法计数器，但每一级触发器的进位脉冲应改由Q端输出。 由T′触发器组成的异步二进制减法计数器 异步二进制加法和减法计数器都是将低位触发器的一个输出端接到高位触发器的时钟输入端而构成。采用下降沿动作的T′触发器时，加法计数器以Q端为输出端，减法计数器以Q端为输出端。而在采用上升沿动作的T ′触发器时，情况正好相反，加法计数器以Q端为输出端，减法计数器以Q端为输出端。 * * 一、设计原则与步骤： 　根据给出的具体逻辑问题，设计时序电路图来完成这一逻辑功能。要求电路最简。最简标准：触发器和门电路数目最少，其输入端最少。 步骤： 一、逻辑抽象，得出状态转换图（表） ①分析因果关系，确定输入变量，输出变量 ②确定电路的状态数 ③定义逻辑状态含意，将电路状态之间的转换关系找出来 二、状态化简：在状态转换图中有两个以上状态，它们输入相同，输出相同。转换到的次态也相同，则可称它们为等价状态。多个等价状态可合并为一个状态。状态化简的目标是建立最小的状态转换图。 第六章　时序逻辑电路— 6.4　时序逻辑电路的设计方法 * 三、状态分配：确定触发器的数目n，取2n-1N?2n，N为状态转换图中的有效状态，给电路的每个状态分配一个二进制代码，又称状态编码，编码方案以组合电路是否最简为标准。 四、选定触发器类型，求出输出方程，状态方程和驱动方程。 五、根据求出的输出方程和驱动方程画出逻辑电路图。 六、检查设计的逻辑电路是否具有自启动能力。若不能自启动应采取措施解决。 例１.设计一个带进位输出端的十三进制计数器 解：分析：计数器无输入逻辑信号，只有进位输出信号，属于摩尔型电路。C——进位信号，C＝1为有进位输出，C＝0为无进位输出十三进制计数器应有13个状态： * 由于23N≤24 , 所以取n=4, 用4个触发器 取0000 ~ 1100 为 S0 ~ S12 的编码 * 画出表示次态逻辑函数和进位输出函数的卡诺图: 可分解为5个卡诺图 , 经化简得: Q3n+1=Q2Q1Q0 + Q3Q2 Q2n+1=Q2Q1Q0 + Q3Q2Q1 + Q3Q2Q0 Q1n+1=Q1Q0 + Q1Q0 Q0n+1=Q3Q0 + Q3Q2Q0 C = Q3Q2 * 若选用JK触发器,则将状态方程转换为 Qn+1=JQn+KQn 标准形式. Q3n+1=(Q2Q1Q0+Q2 )Q3+( Q2Q1Q0)Q3 Q2n+1=(Q3Q1+Q3Q0)Q2 + Q2Q1Q0 Q1n+1=Q1Q0 + Q1Q0 Q0n+1=(Q3 + Q3Q2 )Q0 C=Q3Q2 得: J3=Q2Q1Q0，K3=Q2 J2=Q1Q0，K2=Q3Q1Q0 J1=Q0，K1=Q0 J0=Q3Q2，K0=1 * 例2：设计一个串行数据检测器，要求：连续输入三个或三个以上的1时输出为1，其它输入情况下输出为0 为验证电路的逻辑功能是否正确,可将0000作为初始状态代入状态方程依次计算,所得结果应与以上所列的状态转换表相同。 最后应检查电路的自启动。将3个无效状态1101、1110和1111分别代入状态方程计算，所得次态分别为0010、0010和0000，故电路能自启动。 解：分析:电路应至少有4个不同状态,即 S0 —— 没输入1之前状态 S1 —— 输入1个1后的状态 S2 —— 输入2个1后的状态 S3 —— 输入3个1或3个以上1后的状态 * 可看出，S2与S3两个状态在同样的输入条件下它们