PC机的总线结构和时序.pptVIP

IOB CLK S1 DT/R ALE AEN MRDC AMWC MWTC GND Vcc S0 S2 MCE/PDEN DEN CEN INTA IORC AIOWC IOWC 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 8288引脚图 8288总线控制器 译码器 状态 发生器 命令信号 MRDC MWTC AMWC IORC IOWC AIOWC INTA 控制逻辑 发生器 控制信号 DT/R DEN MCE/PDEN ALE S0 S1 S2 CLK AEN CEN IOB 8288的框图如下： 8288总线控制器 l总线控制信号 ALE：地址锁存允许信号 DEN：数据允许信号 DT/R：数据发送/接收控制信号 8288总线控制器 命令信号 INTA CPU中断响应的输出信号 MRDC 对存储器读命令 MWTC 对存储器写命令 IORC 对I/O口读命令 IOWC 对I/O口写命令 AMWC 提前一个时钟周期对存储器写命令 AIOWC 提前一个时钟周期对I/O口写命令 8288总线控制器 l逻辑控制信号 IOB：低电平时,8288处于系统总线方式,在这种方式下，总线仲裁逻辑向8288的AEN输入端发送低电平，表示总线可供使用。在多处理器使用一组总线的系统中必须使用系统总线方式。 IBM/XT的8288即工作在此方式。 高电平时8288工作于I/O总线方式，此时I/O命令总是允许的。在多处理器系统中，对于外部设备和存储器总是归某个处理器使用，则可使用此方式。 CLK：接8284的时钟输出信号。 8288总线控制器 AEN：只有在该信号有效并延迟115ns后，8288才输出命令信号和总线控制信号。即AEN为低电平时是CPU控制总线；AEN为高时是DMA控制总线。该引脚接来自总线仲裁电路的AEN BRD信号。 CEN：该引脚接总线仲裁电路的AEN’ (即AEN BRD的反相信号)。当AEN有效时，CEN为高电平，也有效，8288才处于正常工作状态 MCE/PDEN：设备级联允许信号/外部数据允许信号。在IBM PC/XT中8288工作在系统总线方式，又只有一片8259，即没有8259的级联，因此该信号未使用。 地址锁存器 l?地址锁存器： Intel8282或74LS373 当地址锁存允许信号ALE被送到373的选通端G上时，373就锁存送到它的数据输入端的数据。 当把一个低电平有效的信号送给输出允许端(OE)时，373就把锁存的数据从数据输出端输出。 双向总线驱动器 l? 双向总线驱动器 8088CPU数据总线的负载能力是有限的。为了增加8088的负载能力，尤其是组建较大系统时，在8088和系统数据总线间需使用双向总线收/发驱动器。用于双向总线驱动器的芯片有8286和74LS245。 G：控制驱动器A端和B端何时接通 DIR：当DIR输入高电平时。数据从A传到B；当DIR输入低电平时。数据从B传到A。 IBM PC/XT 的控制核心 系统加电时，电源正常后送来50μs的低电平信号，经8284同步后送出高电平的RESET信号给8088，使系统复位。 8088处于最大组态，8288处于系统总线工作方式。当总线仲裁电路使8288的AEN为低电平时，表明8088CPU控制总线。 在总线周期T1期间，8088输出地址信息，8288输出ALE地址锁存信号，将地址信息选通到地址锁存器中，并在AENBRD为低电平时把地址信息送到地址总线上。 IBM PC/XT 的控制核心 从T2开始，AD7~AD0切换成数据总线，同时8288据S2S1S0发出数据允许信号DEN，控制数据收发器工作，把8088的的数据总线与系统数据总线接通，并发出收/发控制信号DT/R，控制数据传送的方向。8288还发出有关的读写命令，执行总线周期所规定的操作。 CPU在T3状态采样其READY信号（该信号由8284对RDY1同步后产生）。若此时READY信号为低电平，则T3状态后就插入TW等待状态，并在TW状态开始时继续采样READY线，直到READY变高后才在下一个时钟周期进入T4状态，结束本次总线周期。 时钟周期、总线周期和指令周期 l?时钟周期(T状态)：时钟周期是CPU处理动作的最小时间单位。微机系统的操作都是在系统时钟的严格控制下按顺序进行的。 8088CPU的标准时钟频率为5MHz，故其时钟周期或一个T状态为200ns。在IBM PC中，系统时钟频率为4.77MHz，故一个T状态为210ns。 8088CPU的时钟频率是由时钟信号发生器8284A提供的，它是将14.318318MHZ晶振经8284A三