ch09_ 时序分析与逻辑优化.pptVIP

时序优化：寄存器重分布（REGISTER RETIMING） 在不改变逻辑功能的前提下，重新排布寄存器的位置，使得组合逻辑的延迟分布均匀 时序优化：时序问题 Setup Slack: (latch edge + Tclk2 - Tsu) – (launch edge + Tclk1 + Tco + Tdata) Hold Slack: (launch edge + Tclk1 + Tco + Tdata) – (latch edge + Tclk2 + Th) 无法改变的值 时序优化：时序问题 Setup Slack: (latch edge + Tclk2 - Tsu) – (launch edge + Tclk1 + Tco + Tdata) Hold Slack: (launch edge + Tclk1 + Tco + Tdata) – (latch edge + Tclk2 + Th) 时序问题的关键 时序优化：时序问题 时钟延迟（Tclk1 或 Tclk2） 不稳定/门控时钟 非全局布线 数据路径（Tdata） 扇出太大 过长的逻辑级 布线问题 物理限制 时序优化：时序问题的定位 Technology Map Viewer 逻辑的图形化显示 Chip Planner 布局布线的图形化显示 TimeQuest path analysis 时钟/数据路径的延迟 扇