十六进制七段数码显示管设计.docVIP

电 子 科 技 大 学 实 验 报 告 学生姓名： 学 号： 指导教师：王振松 一、实验室名称： 现代测试技术实验室 二、实验项目名称：3位十六进制七段数码显示管设计 三、实验原理： 对4个7段LED数码管的每个LED显示屏都是按照一个“数字8”的模式安排了7个发光二极管组成部分。每段LED可以单独照明,这7个段的每个LED的阳极是连接在一起,成为一个共同的阳极电路节点,但LED的阴极保持独立。如需要每一位显示不同的数字,则需利用人眼的视觉残留效应进行动态刷新显示,以30次/秒的速度以此显示4个十六进制数。所以是s[1:0]的数值必须以此速度从0~3计数。同时输出an[3:0]的数值必须和s[1:0]同步，这样就保证在正确的时间显示正确的数字。当然同时要使用使能端控制第三位数码管使其熄灭。 四、实验目的： 1. 进一步熟悉Xilinx公司EDA开发系统软件平台的操作。 2. 学会将50M的晶振经多次分频后得到低频脉冲信号。 3. 学会用 Verilog HDL中的case语句来创建七段译码器。 4. 学会使用原理图作为顶层图实现数字电路。 5. 掌握数码管动态扫描显示技术。 6. 学会用BASYS2 FPGA开发板下载执行并验证代码。 五、实验内容： 利用HDL代码输入方式在Xilinx ISE 13.4平台上实现一个十六进制七段数码显示管设计； 使用原理图作为顶层图实现数字电路，使用模块实例语句连接前面所设计的七段译码器模块； 生成比特流文件下载到开发板上进行验证。 六、实验器材（设备、元器件）： 计算机（安装Xilinx ISE 13.4软件平台）； BASYS2 FPGA开发板一套（带USB-MiniUSB下载线）。 七、实验步骤： 1、在Xilinx ISE 13.4平台中，新建一个工程LED。我们选用的BASYS2 FPGA开发板采用的是Spartan3E XC3S100E芯片和CP132封装，设置好器件属性。 2、在工程管理区任意位置单击鼠标右键，在弹出的快捷菜单中选择“New Source”命令，弹出新建源代码对话框，这里我们选择“Verilog Module”类型，输入Verilog文件名。ISE会自动创建一个Verilog的模板，并在源代码编辑区打开，接下来的工作就是将代码编写完整。 完整代码如下： module LED( input i0, input i1, input i2, input i3, output reg [7:0] o ); wire[3:0] i; assign i[0]=i0; assign i[1]=i1; assign i[2]=i2; assign i[3]=i3; //七段数码管 always@(*) case(i) //控制表达式 0:o=8 //分支表达式 1:o=8 2:o=8 3:o=8 4:o=8 5:o=8 6:o=8 7:o=8 8:o=8 9:o=8 hA:o=8 hB:o=8 hC:o=8 hD:o=8 hE:o=8 hF:o=8 default:o=8 endcase endmodule 保存后,在 ISE 左侧菜单的 Design Utilities 里点击 Creat Schematic Symbol 生成电路模块,这样,我们自己设计的一块译码器电路就完成了,如果编译有错误,反复修改直至成功。 3、接下来设计一个顶层电路,实现我们需要的功能。 在项目中添加“New Source”,选择“Schematic”类型,则进入原理图设计阶段。软件在左侧的 Symbols 栏中提供大量的芯片库供使用。 接下来再连上 7 段码译码器就可以驱动数码管显示了,在 symbols 里面选择当前的工作目录就可以看到我们设计的译码器 led7segment,加入电路，再增加若干个输入、输出端口,这个电路就设计好了。 接下来要将电路图与实际开发板引脚绑定,需要加入引脚定义文件, New source-Implementation Constraints File,加入后缀为 ucf 的引脚定义文件,或在项目中双击 I/Opin planning)PlanAhead)-Pre-Synt