微处理器系统结构与嵌入式系统第七章ARM微处理器编程.pptVIP

ARM处理器内核流水线工作流程 ARM芯片、内核和CPU的关系 中断延迟 当允许FIQ中断时，最坏情况下FIQ的中断延迟由以下几部分组成，即 ① Tsyncmax(请求通过同步器的最长时间)。Tsyncmax为4个处理器周期。 ② Tldm(最长指令的完成时间)。最长指令是加载包括PC在内的所有寄存器的LDM指令。在零等待状态的系统中，Tldm为20个处理器周期。 ③ Texc(数据中止异常进入时间)。Texc为3个处理器周期。 ④ Tfiq(FIQ进入时间)。Tfiq为2个处理器周期。 总延迟是29个处理器周期。在使用40 MHz处理器时钟的系统中，总延迟超过0.7 ms。当延迟结束时，处理器执行在0x1C处的指令。 对于最大的IRQ延迟，其计算与FIQ的类似。若必须允许FIQ有更高的优先级，那么其结果是，进入IRQ处理程序的延迟时间是随机的。 作业 7.1、7.2、7.3 * Q 位（27位）： 仅ARM 5TE/J架构支持 指示增强型DSP指令是否溢出 J 位（24位） 仅ARM 5TE/J架构支持 J = 1: 处理器处于Jazelle状态 异常exception 异常指正常执行的程序流因故被暂时中止； ARM支持7种异常类型(P231表7-6)、5种异常模式； 若同时发生多个异常，将按优先级顺序处理； 异常类型 对应异常模式 优先级 复位 Supervisor 1（