大规模集成电路第章数字集成电路设计基础-公开课件（讲义）.pptVIP

4.3 全互补CMOS集成门电路 NMOS逻辑块：与串或并 PMOS逻辑块：与并或串 4.3 全互补CMOS集成门电路 4.3.1 CMOS与非门设计 1. 电路 CMOS与非门电路如图所示， 其中NMOS管串联， PMOS管并联， A、 B为输入变量， F为输出。 4.3 全互补CMOS集成门电路 4.3 全互补CMOS集成门电路 3. 与非门所用管子数M 该电路所用管子数M=输入变量数×2 4.3 全互补CMOS集成门电路 4. 与非门的RC模型及tr、 tf计算 与非门的RC模型如图所示。 图中RP1、 RP2分别为PMOS管导通时的等效电阻， RN1、 RN2分别代表NMOS管导通时的等效电阻， S1、 S2分别代表两个PMOS管的通断开关。 两个NMOS管串联， 只要其中的一个不导通， 则两个NMOS管都不导通， 因此用一个通断开关S3表示即可。 根据这个RC模型， 从最坏情况考虑(只有一个P管导通)， 可得与非门输出信号的上升时间和下降时间分别为：下降时间tf=2.2(RN1+RN2)CL≈2.2×2RN1CL 上升时间 tr=2.2RP1CL=2.2RP2CL 根据这个RC模型， 从最坏情况考虑(只有一个P管导通)， 可得与非门输出信号的上升时间和下降时间分别为：下降时间tf=2.2(RN1+RN2)CL≈2.2×2RN1CL 上升时间 tr=2.2RP1CL=2.2RP2CL 根据这个RC模型， 从最坏情况考虑(只有一个P管导通)， 可得与非门输出信号的上升时间和下降时间分别为：下降时间tf=2.2(RN1+RN2)CL≈2.2×2RN1CL 上升时间 tr=2.2RP1CL=2.2RP2CL 5. 与非门的版图设计 5. 与非门的版图设计 5. 与非门的版图设计 5. 与非门的版图设计 4.3.2 CMOS或非门设计 1. 电路 CMOS或非门电路如图所示， NMOS管并联， PMOS管串联。 4.3.2 CMOS或非门设计 4.3.2 CMOS或非门设计 4.3.2 CMOS或非门设计 4. 或非门的版图设计 或非门的版图设计如图所示 4. 或非门的版图设计 设计中要求N管并联， P管串联， 且P管的(W/L)P比N管的(W/L)N要大得多。 4. 或非门的版图设计 设计中要求N管并联， P管串联， 且P管的(W/L)P比N管的(W/L)N要大得多。 4.3.3 CMOS与或非门和或与非门设计 CMOS与或非门要实现的逻辑函数为  F=AＢ+CD 1. 电路 (1) NMOS逻辑块电路的设计。 根据NMOS逻辑块“与串或并”的规律构成N逻辑块电路， 如图 所示。 (2) PMOS逻辑块电路的设计。 根据PMOS逻辑“或串与并”的规律构成PMOS逻辑块电路, 如图 所示。 (3) 将NMOS逻辑块与PMOS逻辑块连接， 接上电源和地， 构成完整的逻辑电路， 如图所示。 2. RC模型及管子尺寸设计 电路的RC模型如图所示。 图中， RP1=RP2≈RP3=RP4, RN1≈RN2=RN3≈RN4。 2. RC模型及管子尺寸设计 电路的RC模型如图所示。 图中， RP1=RP2≈RP3=RP4, RN1≈RN2=RN3≈RN4。 与或非门的版图设计 3. 另一种与或非门和或与非门电路 (1) 这种电路实现的函数如下： 3. 另一种与或非门和或与非门电路 (1) 这种电路实现的函数如下： 3. 另一种与或非门和或与非门电路 (1) 这种电路实现的函数如下： 4.3.4 CMOS三态门和钟控CMOS逻辑电路 三态门是具有三种输出状态的逻辑门， 这三种状态分别是高电平、 低电平和高阻态。 与普通反相器不同的是， 三态门增加了使能控制信号， 如图所示。 4.3.5 CMOS异或门设计 异或门的函数为 4.3.5 CMOS异或门设计 4.3.6 CMOS同或门设计 同或门的函数式为 4.3.7 CMOS数据选择器 数