实验19 组合逻辑电路的设计.ppt

实验19 组合逻辑电路 组合逻辑电路设计步骤 电路功能描述 真值表 逻辑表达式 卡诺图、代数法 最简与或表达式 逻辑电路图 二、实验原理 三、实验内容 1、裁判表决系统 A:主裁判 B、C:副裁判 0:不合格，1：合格 F:指示灯 0:不合格，指示灯灭 1：合格，指示灯亮 真值表 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 =AC+AB =AC AB . 逻辑电路图 A B C F 用与非门（1片74LS00)电路来实现 输入A、B、C， 输出F 逻辑表达式 F=ABC+ABC+ABC ——完成表19－1内容 2、数值比较器： L1(AB): AB; L2(A=B):AB+AB L3(AB): AB 用与非门（2片74LS00)电路来实现 输入A、B、A、B 输出L1、L2、L3 B A L3 L1 L2 3、代码转换电路：将四位BCD8421码加上0011（十进制的3） 即可转换成余三码。 真值表 A4A3A3A3 B4B3B2B1 S4S3S2S1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 8421码 余三码 用四位全加器74LS283实现 令四位二进制数为：B4B3B2B1（0000～1001）； 校正码为：A4A3A2A1（0011）； 余三码为：S4S3S2S1 74LS283 （超前进位4位加法器） 悬空 0 每位的进位只由加数和被加数决定，而与低位的进位无关。 四、实验用集成块、仪器设备及电路连接 74LS00(2输入4与非门） 1、集成电路 74LS283 （超前进位4位加法器） 悬空 0 2、 实验箱 IC插座 输入显示 输出显示 实验箱提供 3、 注意事项 1）裁判表决电路中的输入A、B、C通过数据开关（1、0）来 实现。 2）实验电路中每片集成块都必须接＋5V电源及接地，注意不 要将二者接反。 3）逻辑门电路的输出端不能直接连接在一起（三态门除外）。 74LS00 A B C 4、 示例：裁判表决电路接线 F= AC AB .