上海交大ARM培训教材ARM7TDMI总线接口.pptVIP

内部（I ）周期 nMREQ A[31:0] A MCLK SEQ I - Cycle 合并的 IS 周期 (1) 处理器执行内部操作。 下一条指令的取指地址出现在地址总线上，容许提前译码。 nMREQ和SEQ先于存储器访问周期一个周期的时间有效。 存储器系统可以设计成识别IS情况。 可以在内部周期期间启动对在内部周期期间的地址位置的访问。 例如，对于非连续的DRAM的访问，建立和声明 nRAS。 在连续 (S) 周期期间，访问可以结束。 例如， nCAS 完成访问。 D[31:0] 可以变为有效，直到连续（S）周期的结束（MCLK的下降沿），而不增加等待状态。 合并的 IS 周期 (2) MCLK nMREQ SEQ A[31:0] D[31:0] nRAS nCAS I - Cycle S - Cycle Address 存储器周期状态机 C 代码序列 BL label ；带连接跳转到“label”； 将PC-4存入R14； x ； ARM7TDMI是三级流水，该条指令执行时，PC指向“XX” XX ..... label LDR R2, [R0] ; 从存储在R0中的地址取数，加载到