电竞作品数字幅频均衡放大器.docVIP

中 文 摘 要 本设计是根据竞赛F题的要求而设计的。系统主要由前置小信号放大及滤波电路、带阻网络、A/D转换器、基于FPGA的数字补偿滤波器和均衡滤波网络、D/A转换器以及低频功率放大器等六个功能模块组成。 前置放大电路由三级组成，前两级用于提供信号增益,同时将信号放大到开关电容滤波器所要求的范围，第三级实现隔离和阻抗变换。 带阻滤波器根据题中提供的参考电路设计，对图中的电路参数进行了精细地调整，使其陷波中心频率严格设计在10KHZ左右。 A/D转换采用12位高速A/D转换器设计，兼顾数字信号处理的精度和采样速率的需求。 数字补偿滤波器采用41阶FIR设计，用于补偿带阻网络吸收的10KHz左右的信号频率。均衡滤波器采用32阶FIR设计，由独立的低通、带通和高通滤波网络组成，分别用于对低频、中频和高频信号进行均衡控制。FIR滤波器采用Verilog HDL描述，在Quartus II环境下综合实现。 D/A转换器采用12位D/A，与A/D转换器相匹配。 功率放大电路采用常用的甲乙类功率放大电路设计，末级功放管采用MOSFET，最大不失真输出功率可达11.5W。 在设计过程中，各单元电路都进行测试，测试数据在正文中给出。 报 告 正 文 一 设计任务 设计并制作一个数字幅频均衡功率放大器，包括前置放大、带阻网络、数字幅频均衡和低频功率放大电路。要求：1）小信号前置电压放大倍数不小于400倍，-1dB通频带为20Hz～20kHz，输出电阻为600?；2）制作带阻网络对前置放大电路输出信号进行滤波，要求最大衰减≥10dB；3）制作数字幅频均衡电路，对带阻网络输出的20Hz～20kHz信号进行幅频均衡；4）制作功率放大电路，对数字均衡后的输出信号进行功率放大，输出功率≥10W，-3dB通频带为20Hz～20kHz，功率放大电路的效率≥60％，要求末级功放管采用分立的大功率MOS晶体管。 二 设计方案 方案一：基于ARM的数字幅频均衡设计。该方案中，通过对输入信号进行前置放大和带阻衰减等环节处理后，通过A/D转换电路得到数字信号。然后在ARM芯片中通过软件编程实现数字均衡器的功能及对其的相关控制。最后送至后面的功放处理。 方案二：基于FPGA的设计。该方案的前端信号处理与方案一相同，在A/D转换电路将信号转换为数字量后，送入FPGA芯片中，用HDL编写硬件模块来实现数字幅频均衡。 通过分析比较上述两种方案，本设计采用方案二，因为在FPGA芯片中采用硬件实现具有实时性强的特点，此外，还可利用FPGA强大的逻辑单元进行系统功能的完善和扩展。 三 系统设计 对方案二作进一步分析和讨论，并在实验的基础下，我们得出了如下的系统级实现流程图（如图1所示）： 图1 系统流程图 由上图可知，输入信号先经过第一级放大，接着进入开关电容滤波器，得到在音频范围内频带平坦的波形，再把该波形信号送到第二级放大至放大倍数为485倍。经前置放大的信号送入带阻网络进行衰减后，通过A/D转换送给FPGA芯片内的补偿和数字均衡电路处理。完毕后，通过D/A转换把处理后的信号送到功率放大做最后的调整。 四 单元电路设计 1. 前置放大电路 本设计中前置放大电路（如图2所示）由四部分组成：第一级放大电路、开 关电容滤波器、第二级放大电路和阻抗匹配网络。由于输入信号Vin是有效值≤10mV微弱小信号，先通过一个T网络接入运放NE5532进行一级放大，然后将放大后的信号通过由MAX293构成的低通滤波器，CLK接2.5MHZ的时钟信号，使其在20~20000Hz范围内频带波动较小。再把信号输入到由NE5532构成的二级放大电路，调节反馈电阻，使得Vin经两级放大后的放大倍数≥400倍。最后把信号引入由NE5532构成的电压跟随器及其后的电阻网络使前置放大电路输出电阻Ro=600?。 图2 第一级小信号放大及滤波电路 2. 带阻网络 带阻滤波器根据题中提供的参考电路设计，对图中的电路参数进行了精细地调整，使其陷波中心频率严格设计在10KHZ左右。通过实验与理论计算相结合的方法得出了满足要求的带组网络，如图3所示（图3为实验结果的计算值，因需用铝电解电容，故都用电解电容符号）。 图3 带阻衰减网络 3. AD和DA转换电路 在把经过前置放大电路和带阻网络衰减的信号送入在FPGA芯片内的数字幅频均衡电路处理前，先要通过A/D转换电路将其转换成数字信号。本设计中A/D转换选用12位A/D转换器ADS2807，因为它具有高精度，速度快等优点。由于ADS2807是正负输入，需要信号变换电路进行调整（如图4所示）。待数字幅频均衡电路对信号处理完毕后，通过由AD2902构成的D/A转换电路将其输出，供后续电路处理。AD2902是12位的D/A转换器，与ADS2807配套使用，