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流水线设计  常见同步数字系统中逻辑块 杭州电子科技大学 EDA技术 * 描述系统速度的指标： Fmax=时钟clk的最大频率 约等于1/Ta 流水线优化 均匀分割Ta为T1+T2，插入寄存器 杭州电子科技大学 EDA技术 * 如果T1=T2 Fmax提升一倍 流水线分析 重叠进行 多时钟完成 长时平均：单时钟单周期 杭州电子科技大学 EDA技术 * 类比的例子 汽车装配厂，每辆车30道工序，每个工序需要1天 情景1：所有设备集中在一个车间，该车间每天完成一道工序，30天完成30道工序，汽车出厂 情景2：所有设备分配到30个车间，每个车间每天完成一道工序，30个车间同时工作 杭州电子科技大学 EDA技术 * 情景2： 第1天，第1个车间，完成第1辆车第1道工序 第2天，第1个车间，完成第2辆车第1道工序，第2个车间，完成第1辆车第2道工序 第3天，第1个车间，完成第3辆车第1道工序，第2个车间，完成第2辆车第2道工序，第3个车间，完成第1辆车第3道工序 …… 杭州电子科技大学 EDA技术 * 第30天，第30个车间，完成第1辆车第30道工序，汽车出厂，第29个车间，完成第2辆车第29道工序，第28个车间，完成第3辆车第28道工序 第31天，第30个车间，完成第2辆车第30道工序，汽车出厂，第29个车间，完成第3辆车第29道工序，第28个车间，完成第4辆车第28道工序 以后每天1辆车。速度比情景1提高近30倍 杭州电子科技大学 EDA技术 * 流水线举例——加法器 杭州电子科技大学 EDA技术 * 普通加法器，EP3C5 FPGA综合结果：LCs=10,REG=0,T=7.748ns. module ADDER8(CLK,SUM,A,B,COUT,CIN); input [7:0] A,B; input CLK,CIN; output COUT; output [7:0] SUM; reg COUT; reg [7:0] SUM; always @(posedge CLK) {COUT,SUM[7:0]} = A + B + CIN; endmodule 流水线化 杭州电子科技大学 EDA技术 * 杭州电子科技大学 EDA技术 * 流水线加法器，EP3C5综合结果：CLK=275MHz,T=3.63ns，LCs=24，REG=22。 module ADDER8(CLK,SUM,A,B,COUT,CIN); input [7:0] A,B; input CLK,CIN; output COUT; output [7:0] SUM; reg TC,COUT ; reg [3:0] TS,TA, TB; reg [7:0] SUM; always @(posedge CLK) begin {TC,TS} = A[3:0]+B[3:0]+CIN ; SUM[3:0]=TS; end always @(posedge CLK) begin TA = A[7:4]; TB = B[7:4]; {COUT,SUM[7:4]} = TA+TB+TC; end endmodule 时序图对比， 杭州电子科技大学 EDA技术 * 流水线 非流水线 流水线优化分析 有限度使用流水线 结合其他优化方法 速度提升明显，但资源占用加多 长流水线配合使用技术 分支预测 逻辑冗余 乱序执行 …… 杭州电子科技大学 EDA技术 * 寄存器配平 杭州电子科技大学 EDA技术 * 不合理的电路结构 寄存器配平 杭州电子科技大学 EDA技术 * 寄存器配平后的结构 寄存器配平的使用 寄存器配平经常在流水线设计中使用 速度提升明显 大部分情况不增加资源占用 需要进行时序分析 杭州电子科技大学 EDA技术 * 关键路径法 结合时序分析的通用速度优化方法 收敛问题 杭州电子科技大学 EDA技术 * 乒乓操作法 一种数据缓冲优化设计技术，可以看成是另一种形式的流水线技术 串行→并行→串行？ 杭州电子科技大学 EDA技术 * * * * * 同步系统的运行速度 即同步时钟的速度。同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间处理的数据量就愈大。 setup slack = (setup relationship) - (maximum clock pin to source register delay + tCO of source register +