第6章 基于Quartus II 的设计优化.pptVIP

第6章 基于Quartus II 的设计优化 主要内容 1. 设计分析 2. 资源优化 设计优化是一个很重要的主题，也是可编程逻辑设计的精华所在。如何节省设计所占用的面积，如何提高设计的性能，是可编程逻辑设计的两个核心，这两点往往也成为一个设计甚至项目成败的关键因素。 本章提出了设计优化的基本流程。根据设计优化的流程介绍各种优化技巧以及所要解决的问题。包括资源利用优化、I/O时序优化、内部最高时钟频率优化。针对一些大规模设计编译时间长的问题，还介绍了一些技巧和设置选项，帮助用户如何减少编译时间，加快设计的进度。 6.1 设计分析 用户的设计千变万化，每个设计都有其独特的地方。有单时钟域设计，有多时钟域设计；有同步的设计，也有异步的设计。同时，每个逻辑芯片外围接口的电路和芯片都不尽相同，可编程逻辑器件需要尽量利用自己的资源来满足外围电路的要求。 在对设计进行优化的时候，需要充分理解设计的特点，作出“合理而且完备”的约束，找出设计真正的瓶颈所在，才能在对设计的优化工作中有的放矢，事半功倍。相反，如果对设计的结构特点不熟悉，约束不合理或不完备，都会使EDA工具把器件中宝贵的资源用在不必要的地方，这样既牺牲了设计本身的性能和经济性，同时也会使整个设计周期加长，影响产品开发进度。 6.1 设计分析 设计人员在设计过程中要对整个工程进行分析，包括： 设计前分析，如时钟资源的分析； 综合、布局布线后分析，如路径的分析； 6.1.1 时钟资源分析 一般来说，用户必须首先考虑设计中的内部时钟问题。 系统时钟频率是多少?独立模块的时钟频率是多少?一些外部接口需要跑多快的时钟频率才能满足带宽要求? 同时用户也需要考虑器件内部的时钟资源:这些时钟从哪里来，片内PLL是否能满足要求，片内的全局时钟网络是否够用等。 在不同的时钟域之间的路径应该重点考虑。这些不同的时钟之间，又分为相关时钟和不相关时钟。相关时钟就是频率和相位有一定的关系的时钟信号，在设计中同样也需要利用这样的关系；无关时钟就是时钟之间的频率和相位完全没有关系，用户需要把时钟之间的路径完全当做异步接口路径处理。 6.1.2 I/O接口分析 FPGA资源有限，在设计中引脚在前期也需要进行分析。有些引脚属于专用，在引脚分配时需要考虑。 6.1.2 I/O接口分析 设计中另一个需要重点考虑的是PLD器件与外围芯片之间接口的时序要求。 在同步系统的设计中，外围芯片和逻辑器件用同一个相位的时钟来操作。设计中主要关心的是芯片输入管脚的建立保持时间(tsu和th要求)，以及输出数据的时钟到输出延时(tco)。 在一些设计的要求中，有时也有最小时延要求。例如，要求输出数据的最小的tco和最小的tpd，这些要求同样需要用户根据外围电路实际的情况去考虑。 6.1.3 平衡资源的使用 6.1.4 最差路径分析 FPGA编译完之后会输出编译报告，通过编译报告可以协助设计人员完成工程的时序等分析。 实例： 6.2 优化设计基础 6.2.1 设计优化基础流程 设计优化流程与设计流程紧密相关，一般整个设计流程可以按如下图所示顺序进行。 优化可以在以下4个方面进行： 设计优化。在设计阶段通过规划整个设计的架构，利用FPGA的特点尽可能简化设计； 布局布线。布局布线一般是通过厂家的工具来实现，在使用工具过程中，合适的约束设置会大大提高整个工程的布局布线效果； 静态时序分析。静态时序分析在布局布线之后进行，检查整个工程的时序路径，找出最差的路径，并进行一定的调整及修改来优化整个时序； 综合。通常情况下综合是厂家工具实现，也有第三方工具能进行综合，使得设计网表在FPGA中的映射得到最大优化。 6.2.2 首次编译的约束设置 首先，用户需要根据自己的资源使用情况，选定目标器件，指定器件型号、速度等级和封装等。 然后，用户需要对设计加约束，编译，分析编译报告，包括资源使用报告和时序报告。（首次编译可以按照默认约束进行编译，编译后根据结果调整。） 如果设计不能实现到指定的器件中，那么需要对设计做资源优化。 如果设计的时序性能没有达到预期目标，就需要对设计进行性能优化。用户需要首先满足设计的I/O时序，然后对设计的内部时钟频率进行优化。 通常情况下，建议用户按照下图所示的优化流程来做。 设计优化的一般流程 注意：最基本也是最主要的设计为时钟相关项设置。 全局性时钟：输入预期时钟频率，在布局布线时，软件会优化。可以增加点余量。 个别性时钟： 其他按照默认