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FPGA/CPLD应用技术;;Clk_div;module mimasuo( clk, rst, led, boma, scan, m, keyin0,keyin1);
input clk,rst;
output[7:0] led;
input[7:0] boma;
output[3:0] scan;
output[6:0] m;
input keyin0,keyin1;
wire clk1;
wire[7:0] display;
wire[7:0] key_s;
clk_div clk_div( .clk(clk), .clk1(clk1 );
state state(.rst(rst), .clk1(clk1), .led(led), .boma(boma), .display(display), .key_s(key_s) );
scan_crl scan_crl( .display(display),.key_s(key_s),.scan(scan), .m(m), .keyin0(keyin0), .keyin1(keyin1), .clk1(clk1) );
endmodule;谢谢！
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