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数字逻辑与处理器基础实验 32 位 MIPS 处理器设计实验报告 王晗 (2013011076) July 26, 2015 Date Performed: July 15, 2015 Partners: 耿天毅 (2012011119) 陈志杰 withdrawn 1 实验目的 熟悉现代处理器的基本工作原理；掌握单周期和流水线处理器的设计方法。 2 设计方案 2.1 总体结构 由于这次实验涉及的功能较多，我们将完整的CPU 分成多个模块。指令存储器、寄存器堆、控制 器、ALU 控制器、ALU、数据存储器、UART 等功能单元均在单独的Module 中实现。其中指令存储 器、寄存器堆、控制器、ALU 控制器、ALU 等单元在 Single Cycle Core 中实例化，作为单周期处理 器的核心；数据存储器、UART 和定时器、LED、七段数码管、开关在Peripheral 中实现，作为处理 器的外设。处理器核心和外设在顶层模块中实例化，互相通信。 单周期 CPU 模块的结构关系如Figure 1所示： 1 Figure 1: 单周期处理器结构 对于流水线CPU，我们还在Pipeline Core 中加入了流水线寄存器、冒险检测单元、数据转发单元： Figure 2: 流水线处理器结构 2 2.2 ALU 1 ALU 模块的结构如图所示，输入两个操作数A、B 和控制信号ALUFun、Signed，在ARITH 子 模块中做加减法运算，CMP 子模块根据ARITH 模块的输出进行比较判断，LOGIC 和SHIFT 模块分 别进行逻辑运算和移位运算，ALUFun 的最高两位用于控制多路选择器的输出。 Figure 3: ALU 结构 ARITH 模块 ARITH 模块中包括减法和加法两个模块，加法模块直接通过 + 号运算，减法模块先 对第二个操作数取补码，再调用加法模块做加法运算。Overflow 和Negative 信号的产生是 ALU 中的 难点： Figure 4: ADD 中的Overflow 和Negative 1原作者：陈志杰；修改：王晗 3 其中pos 为正数，neg 为负数，big 为MSB=1 的无符号数，small 为MSB=0 的无符号数。 Figure 5: SUB 中的Overflow 和Negative 图中的缩写含义同上。 CMP 模块 CMP 模块直接根据ARITH 模块产生的 Zero, Overflow, Negative 进行关系判断。 LOGIC 模块 LOGIC 模块直接根据ALUFun[3:0] 指定的逻辑运算进行运算。 SHIFT 模块 将移位操作拆分为 16 位移位、8 位移位、4 位移位、2 位移位、1 位移位，分别用Shamt 的每一个bit 位控制，组合产生最后的运算结果。 2.3 寄存器堆、指令存储器、数据存储器和外设2 寄存器堆 直接采用reg [31:0] RF_DATA[31:1] 实现，注意RF_DATA[0] 不存在，读取时直接返回0 。 指令存储器 将机器码以十六进制文本的形式存放在.rom 文件中，使用 $readmemh 系统任务初始化 一个大小为256words 的只读存储器。 数据存储器 由于数据存储器容量设计为256words，因此寻址时只根据address[9:2] 寻址。 另外，0开始的地址用于外设编址