基于Basys2多模块嵌套的秒表设计.pdfVIP

基于Basys2多模块嵌套的秒表设计夜亦明 实验名称： 基于Basys2多模块嵌套的秒表设计 一、 实验目的 1、强化ISE 14.6环境下的Verilog HDL编程设计的基础及基本语法； 2、熟悉触发器和时钟分频的概率，学会利用分频得到想要的计数器； 3、学会使用状态机实现数码管的动态显示； 4、理解顶层模块和子模块的概念，学会使用模块调用实现复杂的功能; 5、学会利用Verilog构建single Port ram,并实现简单的存取。 二、 实验内容 1、分频计数器（递增）； 2、状态机实现数码管的动态显示； 3、顶层模块和子模块的建立和调用。 4、ram模块的构建及其存取； 三、 实验要求 1、熟悉状态机的状态切换，对数码管显示的顺序稍作修改； 2、对计数器的值进行修改，使得步进达到自己想要的值； 3、新建一个简单子模块，实现顶层模块对子模块的调用； 4、修改ram模块，实现多个数据的存取。 四、 实验背景知识 状态机和计数器在之前的实验中已经有介绍，稍作复习便可。Basys2上数码管是以8位数据并行的 方式写入所要显示的数据的，并用四个片选信号实现指定数码管的数据写入。对于动态显示需要对四个 数码管写入不同的