EMC第二章 电磁兼容测试的基础知识.ppt

* 四、 DSP系统中信号完整性的实例 在OFDM调制解调系统中，时钟率高达167MHz，时钟沿时间为0.6ns，系统构成如图4所示。其中： FIFO采用异步方式，作为前端接口的数据缓存； DSP的DMA高速地将数据搬移到SBSRAM或者SDRAM中； DSP处理完数据由多通道缓冲串口（MCBSP）将BIT流输出到FPGA中进行解码处理。 由于系统工作在很高的时钟频率上，所以系统的信号完整性问题就显得十分重要。 * 1、对系统进行分割 分割的目的是要重点保护高速部分。 系统中不仅有高速部分，也有异步的低速部分，DSP与SBSRAM、SDRAM接口是同步高速接口，对其处理是保证信号完整性的关键； 与FIFO、FLASH、FPGA接口采用异步接口，速率可以通过寄存器进行设置，信号完整性要求容易达到。 高速设计部分要求信号线尽量短，尽量靠近DSP； 如果将DSP的信号线直接接到所有的外设上，一方面DSP的驱动能力可能达不到要求，另一方面由于信号布线长度的急剧增加，必然会带来严重的信号完整性问题； 在该系统中，有效的处理办法是将高速器件与异步低速器件进行隔离（如图示），这里采用LVTH162245实现数据隔离，利用准确的选通逻辑将不同类型数据分开；用ALB16244构成地址隔离，同时还增强了DSP的地址驱动能力。这种解决方案可以缩短高速信号线的传输距离，以达到信号完整性的要求。 * 2、对系统中高速时钟信号与关键信号进行完整性设计： 与SBSRAM接口的时钟高达160MHz，与SDRAM接口的时钟高达80MHz，时钟信号传输处迟大小和信号质量的优劣将直接关系到系统的定时是否准确。在设计布局布线时，应优先考虑这些重要的时钟线，即通过规划时钟线，使得时钟线的连线远离其它的信号线； 连线尽量短，并且加上地线保护。本系统中由于要求大量存储器（使用了4片SDRAM），对于要求较高的同步时钟来说，如果采用星型布线，就很难保证时钟的扇出能力，而且还将导致PCB布线尺寸的增大，从而直接影响信号完整性。 因此很有必要采用时钟缓冲器来产生4个同相的、延迟极小且一致的时钟，分别接到4片SDRAM上，这样不但增加了时钟信号的驱动能力，同时较好地保证了信号完整性（如图5的所示）。 对于其它的关键信号诸如FIFO的读写信号等，也应尽心设计。 * 3、解决信号的反射、串扰噪声问题。 反射、串扰噪声问题在高速系统中显得尤其重要，解决的办法是通过采用先进的EDA工具，选择正确的布线策略和端接方式，从而得到的理想的信号波形。 在设计本系统时，使用必要的EDA软件进行设计前仿真。根据仿真结果，选择出最优的布线策略。 图6为端接和未加端接的信号波形及串扰波形图，从图中可以看到端接对消除反射、振荡和串扰到了明显的作用。 * 4、解决系统中的电源和EMI问题 尽量减小系统中的各种电源之间的互相影响，如数字电源和模拟电源通常只在点处连接，且中间加磁珠滤波； 选择合适的位置放置去耦电容，做到有效地旁路电源和地线上的反弹噪声； 在印制板的顶（TOP）层和底（BOTTOM）层大面积铺铜，用较多的过孔将这些地平面连接在一起，这些措施对解决EMI和电源噪声都能起到积极的作用。 * 本例中，系统应采用自顶向下的设计方案: 首先将兼容的器件放置在相对集中的区域； 然后进行重要信号的设计，保证在重要信号的设计规则下顺利布线； 接下来用EDA软件辅助消除反射、串扰等噪声； 最后进行电源和EMI软件分析。 随着新工艺、新器件的迅猛发展，高速器件的应用变得越来越普遍，高速电路设计也就成了普遍需要的技术。 信号完整性的分析在高速设计的作用举足轻重，只有解决好高速设计中的信号完整性，高速系统才能准确、稳定地工作。本例提出的若干保证信号完整性的方法和措施，极具借鉴和参考意义。 * 信号完整性测试分析 EMC测试课程推荐参考--常用信号完整性的测试手段和在设计的应用.doc * 五、印制板与整机/系统在辐射干扰及传导干扰的规定值的理解与执行方面的差异 通过电源线/连接线/控制线传导的“传导干扰”和通过空间传播的“辐射干扰”会影响其它设备，当这些干扰较强时，便被TV、收音机接收，成为干扰波。因此，在不同的场合，需要研究的是多强的干扰可以不与理会。 　大多数下，即使是符合FCC及VCCI的辐射干扰规定的设备，在其附近的地方放置收音机也能听到杂音。例如：将符合3m法规定的设备放在AM收音机附近，如30cm时，由于20log（3/0.3）=20[dB]，因此辐射干扰增加20dB，收音机受到干扰的机会增大。 例如：A级设备在80MHz频率处，即使以80μV/m的辐射