VCS简明使用教程.pdfVIP

VCS The Verilog Compiler Simulator 仿真的过程 编译Compile VCS对源文件进行编译，生成中间文件和可执行文件 仿真Simulate 运行可执行文件，对设计进行仿真 调试 通过观察波形、设置断点、追踪信号、查看schematic等来 发现错误，并进行纠正 覆盖率测试 通过在编译时，加入覆盖率测试的选项、仿真后，生成包 含覆盖率信息的中间文件来显示测试平台的正确性和完备性。 一、编译：VCS 一个常见的编译命令如下： vcs design.v -f file.f -y lib_dir +libext+.v -v lib_file pli.c \ -P pli.tab -Mupdate -o bin_name -l log_file +v2k -R -RI -s \ -debug_all +vcsd +define+m1+m2 +timopt+period -line \ +incdir+dir1+dir