面向SoC系统芯片中跨时钟域设计的模型检验方法-电子学报.pdf

第 5 期 电　　子 　　学 　　报 Vol . 36 　No . 5 　2008 年 5 月 ACTA ELECTRONICA SINICA May 　2008 　 面向 SoC 系统芯片中跨时钟域设计的 模型检验方法 冯 　毅 ,易江芳 ,刘 　丹 ,佟 　冬 ,程 　旭 (北京大学微处理器研究与开发中心 ,北京 100871) 　　摘 　要 : 　传统方法无法在 RTL 验证阶段全面验证 SoC 系统芯片中的跨时钟域设计. 为解决此问题 ,本文首先提 出描述亚稳态现象的等价电路实现 ,用以在 RTL 验证中准确体现亚稳态现象的实际影响 ;然后使用线性时序逻辑对 跨时钟域设计进行设计规范的描述 ;为缓解模型检验的空间爆炸问题 ,进一步针对跨时钟域设计的特点提出基于输入 信号的迁移关系分组策略和基于数学归纳的优化策略. 实验结果表明本文提出的方法不仅可以在 RTL 验证阶段有效 地发现跨时钟域设计的功能错误 ,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小 到近似多项式级增长. 关键词 : 　形式化验证 ; 模型检验 ; 跨时钟域设计 ; 线性时序逻辑 中图分类号 : 　TP302 　　　文献标识码 : 　A 　　　文章编号 : (2008) Mo del Checking on Clock Do main Cro s sing De sign of Sy st emonChip FEN G Yi ,YI Jiangfang ,L IU Dan ,TON G Dong ,CHEN G Xu ( MicroProcessor Research and Development Center , Peking University , Beij ing 100871, China) Ab stract : 　Traditional approach in RTL verification cannot completely verify the clock domain crossing ( CDC) design of SoC . To solve this problem ,we first prop ose a RTL module to model the actual effect of metastability . Then ,linear temp oral logic is prop osed to model the sp ecification of CDC designs . To solve the exp onential problem in model checking ,based on the characteristic of CDC designs ,a strategy on input signal p artition for the state transition ’s characteristic function and a strategy on induction are prop osed . Exp eriment results demonstrate that our method is useful to find CDC errors in the RTL verification stage and the verifica tion time is approximately reduced from exp o