数字电路按其完成逻辑功能的不同特点.pptVIP

3.3 常用的逻辑电路 四、加法器（Adder） ①半加器：不考虑低位进位将两个一位二进制数A和B相加。 1.一位加法器 半加和 向高位的进位 半加器真值表 ? CO S CO A B 半加器逻辑符号 =1 A B S C O 半加器电路图 2.3 常用组合逻辑电路 ②全加器：需考虑低位进位将两个一位二进制数A和B相加。 全加器真值表 全加和 向高位的进位 =1 =1 ≥1 ≥1 A B CI S CO 全加器逻辑电路 ? CO S CO A B CI CI 全加器逻辑符号 2.3 常用组合逻辑电路 2.3 常用组合逻辑电路 2.多位加法器：两个多位二进制数相加。 ①串行进位加法器（模仿手工计算方式） 首先求最低位的和，并将进位向高位传递，由低向高逐次求各位的全加和，并依次将进位向高位传递，直至最高位。每一位的相加结果都必须等到低一位进位产生以后才能建立，传输延迟时间长（最差需要经过4个全加器的延迟时间）。 4位串行进位加法器 2.3 常用组合逻辑电路 ②超前进位加法器 在加法运算前，根据进位COi是Ai-1,Ai-2,......,A0及Bi-1,Bi-2,......, B0的函数关系得到每个位的进位CIi，这样一次就可以完成整个加法运算。 COi=AiBi+(Ai+Bi)CIi 令 Gi=AiBi，Pi=(Ai+Bi) 则 COi=Gi+PiCIi=Gi+PiCOi-1 分析： COi= Gi+PiCOi-1 = Gi+Pi(Gi-1+Pi-1COi-2) = . . . . . . = Gi+PiGi-1+PiPi-1Gi-2+ . . . +PiPi-1 . . . P1G0+PiPi-1. . .P0C0 2.3 常用组合逻辑电路 4位超前进位加法器74LS283的逻辑图 只需经过三级门电路的延迟时间，等价于1位全加器的时间延迟。 2.3 常用组合逻辑电路 例：试用两片4位超前进位加法器74LS283构成一个8位加法器。 解：低位芯片的高位进位输出端接高位芯片的低位进位输入端。 高位 低位 用来将两个同样位数的二进制数A、B进行比较，并能判别其大小关系的逻辑器件，叫做数值比较器。 2.3 常用组合逻辑电路 五、数值比较器（Comparator） 1.一位数值比较器 ①AB(A=1,B=0)则 ②AB(A=0,B=1)则 ③A=B(A=B=0,A=B=1)则 输出函数式 低电平有效 A2 B2 AB A0 = B0 A=B A0 B0 AB A0 B0 AB 2.3 常用组合逻辑电路 2.多位数值比较器 比较两个多位数A和B，需从高向低逐位比较。 如两个4位二进制数A3A2A1A0和B3B2B1B0进行比较： A3 B3 AB A3 B3 AB A3 = B3 A2 B2 AB A2 = B2 A1 B1 AB A1 B1 AB A1 = B1 2.3 常用组合逻辑电路 集成4位数值比较器 A’B’ A’=B’ A’B’：扩展输入端，级联时低位向高位的进位位。若A=B时，要由这三位输入来决定比较结果。 A=A3A2A1A0，B=B3B2B1B0：比较数值输入端。 AB A=B AB：比较结果输出端（高电平有效）。 2.3 常用组合逻辑电路 4585电路图 扩展输入端 只使用两个输出端 “1” “0”（开门） 2.3 常用组合逻辑电路 二、译码器（Decoder） 译码是编码的逆过程，即将具有特定含义的一组代码“翻译”出它的原意的过程叫译码。实现译码功能的逻辑电路称为译码器。数字电路中，常用的译码器有二进制译码器、二－十进制译码器和显示译码器。 1.二进制译码器 设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个有效（为1或为0），其余全无效（为0或为1）。 2线－4线译码器： 2.3 常用组合逻辑电路 0 0 0 1 1 1 0 0 1 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 Y0 Y1 Y2 Y3 A B 输出 输入 2线－4线译码器真值表 逻辑函数： 2