EDA第3讲第三章VHDL入门.pptVIP

* 同步复位描述的VHDL描述 PROCESS(clk) BEGIN IF 时钟边沿判断 THEN IF 复位条件 THEN Signal_out=reset_value； ELSE Signal_out=signal_in； ┇ END IF； END IF； END PROCESS； * 同步复位描述 在用VHDL语言描述时，同步复位一定在以时钟为敏感信号的进程中定义，且用IF语句来描述必要的复位条件。 另外，描述复位条件的IF语句一定要嵌套在描述时钟边沿条件的IF语句的内部， * 异步复位的VHDL语言描述 首先，在进程的敏感信号表中除时钟外，还应添上复位信号； 另外，描述复位的IF语句应放在进程的第一条语句位置 * PROCESS(clock_signal, reset_signal) BEGIN IF(reset_condition) THEN Signal_out=reset_value； ELSIF(clock_edge_condition) THEN Signal_out=signal_in； ┇ END IF； END PROCESS； * **异步时序电路设计 【例3-8】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ; PRO2: PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; END PROCESS ; QQ = Q2 ; ... * 图3-9 例3-8综合后的电路（Synplify综合） * 【例3-9】3选1选择器 ENTITY mul IS PORT (a, b, c, selx, sely : IN BIT; data_out : OUT BIT ); END mul; ARCHITECTURE ex OF mul IS SIGNAL temp : BIT; BEGIN p_a : PROCESS (a, b, selx) BEGIN IF (selx = 0) THEN temp = a; ELSE temp = b; END IF; END PROCESS p_a; p_b: PROCESS(temp, c, sely) BEGIN IF (sely = 0) THEN data_out = temp; ELSE data_out = c; END IF; END PROCESS p_b; END ex; * VHDL程序基本结构 * 1、VHDL语句 小结： 顺序语句 并行语句 2、顺序语句：IF语句、CASE语句等 3、并行语句：进程语句process 、 条件信号赋值语句WHEN-ELSE 等 * 上机练习题： 1、使用if语句设计 带清零和置数端的D触发器 2、使用if语句设计 带清零和置数端的JK触发器 3、下图所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=‘0’和‘1’时，分别有y=‘a’和y=‘b’。试在一个结构体中用两个进程来表达此电路。 * VHDL进阶 本讲要点： VHDL程序运行机制：并行语句和顺序语句 process语句 If语句 时钟边沿 同步和异步 * 3.2 简单时序电路的VHDL描述 * --语句1; --语句2; --语句3; --语句4; VHDL程序运行机制 architecture one of mux21b is signal c, e: bit ; begin process