六章采用中大规模集成电路的逻辑设计讲课教案.pptVIP

第六章 采用中、大规模 集成电路的逻辑设计; 采用SSI进行逻辑设计时，逻辑设计和元件选择是相互独立的，设计追求的目标是最小化，即尽量减少门和触发器的数量。 采用MSI或LSI进行逻辑设计时，最小化也不再是追求的目标，因为一个器件内门和触发器的数量是确定的。这种设计方法的关键是以MSI和LSI器件的功能为基础，从设计要求的逻辑功能描述出发，合理地选用器件，充分利用器件本身所具有的功能，减少SSI器件和连线的数量。;6.1 二进制并行加法器; 全加器的逻辑图;四位二进制超前进位加法电路;74LS283 逻辑图;例： 用四位二进制并行加法器设计一个将 8421BCD码转换成余3码的代转换电路。;例： 用四位二进制并行加法器设计一个 四位二进制并行加法/减法器。;;例： 用四位二进制并行加法器设计一个用余3 码表示的一位十进制数加法器。;A4;例： 用四位二进制并行加法器设计一位8421BCD码十进制数加法器。;A4;函数表达式;函数表达式;; ; ;B0 B1 B2 B3; 24位串行比较器; 24位并行比较器;6.3 译码器;1. 二进制译码器：将n个输入变量变换成2n个输出函数，且每个输出函数对应于n个输入变量的一个最小项。;注：本表中的“ ?”代表0或1;用与非门组成的3线－8线译码器;74LS138的引脚图如下:;用两片74LS138组成的4线－16线译码器;2. 二～十进制译码器：将4位BCD码的10组代码翻译成10个十进制数码。;输 入 A3 A2 A1 A0;;二－十进制译码器电路;例： 用一片74LS138三输入八输出译码器和适当的与非门实现全减器的功能。;;A2 A1 A0;例： 用译码器和与门实现逻辑函数 F(A, B, C, D)=?m(2, 4, 6, 8, 10, 12, 14);Y0Y1Y2Y3Y4Y5Y6Y7;6.4 多路选择器;; 74153型双四选一多路选择器;双十六选一多路选择器;;例1： 用多路选择器实现以下逻辑函数功能。 F(A, B, C)=?m(2, 3, 5, 6); 比较上述两个表达式可知：要使W＝F，只需令A2＝A，A1＝B，A0＝C，且D0＝D1＝D4 ＝D7＝0 而D2＝D3＝D5＝D6＝1即可。所以，根据分析可作出用八路选择器实现给定函数的逻辑电路图。;方案II：采用四路数据选择器;F(A, B, C)=A B C +A B C +A B C +A B C =A B ? 0 +A B (C + C) +A B C +A B ?C =A B ? 0 +A B ? 1 +A B ? C +A B ?C; 显然，要使???路选择器的输出W与函数F相等，只需D0＝0, D1＝1, D2 ＝C, D3＝C 。由此，可作出用四路选择器实现给定函数功能的逻辑电路图如图所示。; 本例的两种方案表明：用具有n个选择控制变量的选择器实现n个变量的函数或n+1个变量的函数时，不需要任何辅助电路，可由选择器直接实现。;例2: 下面是一个具有五个输入变量的逻辑函数的真值表，用三个双四选一多路选择器实现。;五变量函数;.;.;.;.;.;6.5 计数器;例 : 74LS193四位二进制同步可异计数器.;.; Cr LD D C B A CPU CPD QD QC QB QA 1 d d d d d d d 0 0 0 0 0 0 D C B A d d D C B A 0 1 d d d d 1 加计数 0 1 d d d d 1 减计数 ;74LS193型四位二进制可逆计数器逻辑图;例1 : 用74LS193利用反馈归零法构成十进制加法计数器; 0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0101;例2 : 用74LS193利用预置数法构成模12减法计数器;.;例3 : 利用两片74LS193构成模147加法计数器.;例4 : 利用两片74LS193构成模147减法计数器.;6.6 寄存器;74LS194;;功能表 :;例 : 用74LS