Verilog设计求最大公约数系统.pptVIP

集成电路系统的划分 数据单元 数据单元包含有保存运算数据和运算 结果的数据寄存器，还包括组合逻辑电 路来完成数据运算。数据单元元产生输 出信号， 数据运算状态等信息 控制单元 控制单元要从数据单元得到状态信息， 以决定继续进行哪些数据运算，产生控制信号序列，以决定何时进行何种数据运算。 数据路径设计 数据路径是以一定的拓扑关系互连的若干功能部件。 现在ASIC设计的行为综合工具生成的数据路径都使用同步工作方式，由单相时钟沿触发实现同步 数据路径通用模型 功能部件 功能部件是数据路径中执行由行为描述定义的各种操作的电路单元，这些操作包括； (1)逻辑操作：与、或、异或、非等简单逻辑运算以及如“与或非”等复杂运算等； (2)算术运算：+，- ，*，÷，加l增量等； (3)关系运算：，等； (4)移位运算； (5)复杂运算: 各种专用运算以及函数、过程调用，有时这些部件构成协处理器。 以上的操作将由行为综合器从设计库中挑选元件或综合出专用硬件来实现，每一功能部件均由一定的执行时间、面积和功耗等参数表征。设计空间的探索在很大程度上就是 对不同功能部件的选择。为了提高运算速度，常在数据路径内设置流水线，设计师能够通过合理的编程风格和综合策略决定是否使用流水线结构。在行为级综合的输出代码中，通过在各个具有大致相同执行时间的功能部件之间插入寄存器，保存每一级的运算结果。数据锁存后，各级功能部件即可处理下一个数据。下图是使用流水线结构的一个例子。 通信部件 通信部件根据控制器的输出，构成各种数据通路，实现其他单元之间的数据交换。最基本的通信部件当然就是简单的信号线，其他常用通信部件是单向或双向开关、多路数据选择器和总线，如图所示。 整个数据路径由通信部件以一定的拓扑结构连成网络，从全局来看，可以分为如下两类结构： (1)点对点式拓扑结构，这是功能部件之间最常用的互连结构。使用这种结构时，在任意两个具有数据依赖关系的部件之间都设置通信部件，如果某个功能部件有多路输入，就用MUX连接。 (2)共享式互连拓扑结构，即使用总线，这是功能部件与存储部件及外围环境之间常用的互连结构。通常，功能部件与总线之间还要通过开关连接。这种结构最大限度地共享 硬件通信资源，但是如果全部功能部件之间都使用总线的话，则需要极为复杂的总线协议算法。 控制器模型 行为综合器总是用有限状态机作为控制器，而且一般采用硬连线方式，也就是说用随机组合逻辑电路计算下一状态，当前状态以一定方式编码后由寄存器锁存。硬连线方式有限状态机不仅有完善的数学模型，更重要的是这种电路的综合技术已有非常充分的研究，因此寄存器传输级综合能够得到很好的结果。 控制器模型图 在行为级描述中，各个状态以隐含方式表达，由行为综合根据源代码进行状态分配和编码。现在的行为综合工具中，状态的更新都采用同步方式，用单相沿触发时钟方案。 在每一状态，控制器和数据路径要完成如下任务： (1)控制器进入新的状态，计算出控制信号和下一状态； (2)控制器把控制信号送往数据路径； (3)数据路径根据控制信号进行相应操作； (4)数据路径存储运算结果，并把各种条件信号送人控制器。 传统的硬件设计中，上述所有任务在一个时钟周期内完成。但实际上这4项任务由两部分电路分别进行，存在着潜在的并行性。因此，可以引入流水线结构，加快信息的处理。 基本的方法是在控制器的I／O端插入寄存器(如图中所示)，同时把工作时钟频率提高。在使用行为综合工具时，设计师通常可以通过综合约束来控制是否采用流水线结构 硬连线 求公最大因数 求公最大因数 12 8 gcd 4