EDA技术应用在全国大学生电子设计竞赛中应用.pptVIP

* * 10.3.3 DDS内部主要模块的VHDL程序实现 1.相位累加器SUM99的VHDL源程序 --SUM910.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY SUM99 IS PORT(K： IN STD_LOGIC_VECTOR(9 DOWNTO 0)； CLK： IN STD_LOGIC； EN： IN STD_LOGIC； RESET： IN STD_LOGIC； OUT1： OUT STD_LOGIC_VECTOR(9 DOWNTO 0))； END ENTITY SUM99； * * ARCHITECTURE ART OF SUM99 IS SIGNAL TEMP： STD_LOGIC_VECTOR(9 DOWNTO 0)； BEGIN PROCESS(CLK， EN， RESET) IS BEGIN IF RESET=1THEN TEMP=0000000000； ELSE IF CLKEVENT AND CLK=1THEN IF EN=1 THEN TEMP=TEMP+K；