CMOS基本逻辑单元电路.pptVIP

6/22/98 6/22/98 四 CMOS基本逻辑(数字）单元电路 主要内容 1、NAND门的工作原理 2、NOR门的工作原理 3、MOSFET的串、并联特性 4、与非/或非门的版图设计和评估 5、与或非门的时序特性 6、组合门电路 7、动态逻辑电路 8、传输门 9、三态门和三态缓冲器 1、NAND门的工作原理 PMOS 器件是并联连接. NMOS 器件是串联连接. PMOS 子电路和 NMOS 子电路是串联连接关系. 输出是 PMOS 和 NMOS 子电路的连接点. 2、NOR门的工作原理 PMOS 器件是串联连接. NMOS 器件是并联连接. PMOS 子电路和 NMOS 子电路是串联连接关系. 输出是 PMOS 和 NMOS 子电路的连接点. 4、与非/或非门的版图设计和评估 5、与或非门的时序特性 对于 N 个晶体管并联: （如果把栅极连在一起，等效为一个晶体管） REffective = RSingle / N (等效于单个晶体管的W增长到W*N) CEffective = CSingle × N 充电Charge/Discharge time: t = REffective(CEffective+ CLoad) Rise/Fall Time Calculations Through Serial Devices 对于 N 晶体管串联连接: （如果把栅极连在一起，等效为一个晶体管） REffective = RSingle × N COut Efft = COut Sgl / N (等效于单个晶体管的W减少到W/N） 注意传输链上的输入电容和器件电阻. 充电/放电时间: t = REffective(CEffective+ CLoad) + 0.35RSingleCInSingle(N-1)2 Rise/Fall Time Calculations Through a N input NAND 上升时间: 下降时间: 如果 Cload Coutn, Coutp 6、CMOS组合逻辑门 组合逻辑门的例子 3、Z = A + BC + CD 7、动态逻辑门电路（钟控逻辑门电路） 预充求值逻辑 PE (Pre-charge-Evaluate) Logic 8、传输门 CMOS传输门结构 Delay Through Multiple Transmission Gate 用传输门构造一个2选1选择器 *用传输门构造MUX/DEMUX（多路选择器和分配器） *用传输门构造逻辑电路 用传输门实现或门(OR)较或非/非(NOR/INV)实现要简单的多. 6/22/98 集成电路设计原理 Lecture #4 6/22/98 A B M1 M2 M3 0 0 off off on 0 1 on off on 1 0 off on off 1 1 on on off M4 on off on off OUT 1 1 1 0 电路真值表 2输入 N输入 A B M1 M2 M3 0 0 off off on 0 1 on off off 1 0 off on on 1 1 on on off M4 on on off off OUT 1 0 0 0 电路真值表 2输入 N输入 3、MOSFET的串、并联特性 ID Vd Vs W L1 L2 W不变，L=L1+L2 如果?1= ?2= ? 则?eff= ?/2 MOS管 串联特性： MOS管并联特性： ID Vd Vs W1 L1 L2 L不变，W=W1+W2 如果?1= ?2= ? 则?eff= 2? W2 L2 Vs Vd NWELL(N阱) Poly(多晶硅) P+(P扩散) N+(N扩散) Contact(接触孔) Metal(金属) CMOS层次 MASK1# MASK2# MASK3# MASK4# MASK5# MASK6# 掩模版层次 2输入与非门版图 2输入或非门版图 注意以上结果是在所有的输入连在一起时，成为一个类似倒相器结构的情况下得出的。 如果作为更通用的门使用时，情况又会怎样？ 下降时间不变 上升时间和导通的 PMOS 晶体管的数目有关， tPHL= RPCLoad 记住任意的逻辑功能可以用以下方法实现: 串联的 PMOS 晶体管产生或非逻辑. 并联的 PMOS 晶体管产生与非逻辑. 串联的 NMOS 晶体管产生与非逻辑. 并联的 NMOS 晶体管产生或非逻辑. 1、Z=A（B+C） 2、Z=A+BC 4、Z = A?B 该类电路的优点：在实现同样逻辑运算的基础上大大 节约器件的数量。 类似于前面看到过的高阻的三态倒相器. 当 f1 为高电平时，门工作就象一个倒相器.