第4章VHDL设计初步1.pptVIP

本章内容 4.1 多路选择器VHDL描述（简单组合电路） 4.2 寄存器描述及其VHDL语言现象（简单时序电路） 4.3 1为二进制全加器的VHDL设计（实例） 4.4 VHDL文本输入设计方法（工具使用，通过上机操作掌握） 本章重点掌握内容 1、实体及端口的定义。 2、结构体和信号的定义。 3、基本逻辑操作符和信号赋值操作符。 4、IF-THEN-ELSE（顺序）、WHEN-ELSE（并行）语句。 5、进程语句。 6、信号的上升沿表示方法。 7、元件例化方法。 4.5 一位十进制计数器设计 Port (rst,en,clk:in std_logic;cq:out std_logic_vectore(3 downto 0);cout:out std_logic); If rst=‘1’ then cq=‘0000’ ; elsif clk’event and clk=1 then if en=1 then if tmp9 then tmp=tmp+1; end if; end if End if; If tmp=9 then tmp=‘0000’;cout=‘1’; else cout=‘0’; end if; Cq=tmp; 4.5.3 含并置的移位寄存器的设计 IF CLK’EVENT AND CLK=‘1’