锁相环常见问题解答.pdf

锁相环常见问题解答 编写人 CAST (Y/D) 版本号 V1.1 本报告为 Analog Devices Inc. (ADI) 中国技术支持中心专用，ADI 可以随时修改本 报告而不用通知任何使用本报告的人员。 如有任何问题请与 china.support@ 联系。 目 录 1 ADI公司锁相环产品概述 iii 2 PLL主要技术指标vi 2.1 相位噪声vi 2.2 参考杂散 vii 2.3 锁定时间ix 3 应用中常见问题x 3.1 PLL芯片接口相关问题x 3.1.1 参考晶振有哪些要求？我该如何选择参考源？x 3.1.2 请详细解释一下控制时序，电平及要求。xi 3.1.3 控制多片PLL芯片时，串行控制线是否可以复用 xii 3.1.4 请简要介绍一下环路滤波器参数的设置 xii 3.1.5 环路滤波器采用有源滤波器还是无源滤波器？ xiii 3.1.6 PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ xiii 3.1.7 如何设置电荷泵的极性？xiv 3.1.8 锁定指示电路如何设计？xiv 3.1.9 PLL对射频输入信号有什么要求？xvii 3.1.10 PLL芯片对电源的要求有哪些？xvii 3.1.11 内部集成了VCO 的ADF4360-x ，其VCO 中心频率如何设定？xvii 3.2 PLL芯片性能相关问题xix 3.2.1 锁相环输出的谐波xix 3.2.2 锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ xix 3.2.3 为何我测出的相位噪声性能低于ADISimPLL仿真预期值? xx 3.2.4 锁相环锁定时间取决于哪些因素？如何加速锁定？ xxi 3.2.5 为何我的锁相环在做高低温试验的时候，出现频率失锁？xxii 3.2.6 非跳频（单频）应用中，最高的鉴相频率有什么限制？ xxii 3.2.7 频繁地开关锁相环芯片的电源会对锁相环有何影响？ xxii 3.3 PLL 的调试步骤 xxiii 3.4 为您的设计选择合适的PLL芯片xxiv 3.4.1 评价PLL频率合成器噪声性能的依据是什么？xxiv 3.4.2 小数分频的锁相环杂散的分布规律是什么？xxiv 3.4.3 到底用小数分频好还是整数分频好？xxiv 3.4.4 ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？xxv 3.5 PLL 的几个特殊应用xxvi 3.5.1 分频 – 获得高精度时钟参考源xxvi 3.5.2 PLL ，VCO 闭环调制，短程无线发射芯片 xxvi 3.5.3 PLL ，VCO开环调制 xxvi 3.5.4 解调xxvii 3.5.5 时钟净化时钟抖动（jitter ）更小xxvii 3.5.6 时钟恢复（Clock Recovery ）xxvii 4