《数字通信同步技术的MATLAB与FPGA实现》.pptVIP

《数字通信同步技术的MATLAB与FPGA实现》 编著：杜勇 电子工业出版社出版 duyongcn@  制作：cameion 2013年1月 第二章：FPGA实现数字信号处理基础 2.1 FPGA中数的表示 2.2 FPGA中数的运算 2.3 有限字长效应 2.4 FPGA中的常用处理模块 2.1 FPGA中数的表示 莱布尼兹与二进制 2的零次方 = 12的一次方 = 22的二次方 = 42的三次方 = 82的四次方 = 162的五次方 = 322的六次方 = 642的七次方 = 128 定点数表示 原码、反码与补码 正数的补码、反码及原码完全相同。 负数的补码与反码之间有一个简单的换算关系：补码等于反码在最低位加1。 原码：-0.75 1 110 反码：-0.75 1 001 补码：-0.75 1 010 原码的优点：乘除运算方便，不论正负数，乘除运算都一样，并以符号 位决定结果的正负号；若做加法则需要判断两个数符号是否相同； 若做减法，还需要判断两个数绝对值的大小，而后用大数减小数。 补码的优点：是加减法运算方便，不论正负数均可直接加，且符号位同 样参与运算。 浮点数格式 虽然浮点数的表示范围及精度与定点数相比有很大的改善，但因为浮点 数毕竟也是以有限的32bit长度来反映无限的实数集合，因此大多数情况 下都是一个近似值。 单精度(IEEE Single—Precision Std.754)浮点数据格式： 浮点数格式 主要考虑到FPGA中的乘法器核通常是18比特，修改尾数的长度 适合FPGA处理的浮点数据格式： 2.2 FPGA中数的运算 加减法运算 FPGA中如何表示正数及负数？ 1111,是表示15还是-1？ 源文件头声明程序包 STD_LOGIC_UNSIGNED：无符号运算，无符号数 STD_LOGIC_SIGNED： 有符号运算，有符号数/补码数 加法运算 在一个VHDL文件中分别指定有符号数及无符号数的方法 architecture Behavioral of SymbExam is Begin signed_out = signed(d1)+signed(d2); unsigned_out = d3+d4; end Behavioral; use IEEE.STD_LOGIC_UNSIGNED.ALL; 加法运算 加法运算 1）B比特的二进制数，如当作无符号整数，表示的范围为0~2B-1； 如当作有符号整数，表示的范围为-2B-1~2B-1-1； 2）如果二进制数的表示范围没有溢出，将运算数据均当作无符号数或 有符号数，则运算结果正确； 3）两个B比特的二进制数做加/减法运算，如要确保运算结果不溢出， 需要B+1位数据存放运算结果； 4）两个二进制数据进行加/减法运算，只要输入数据相同，则不论是当 作有符号数还是无符号数，其运算结果的二进制数完全相同。 乘法运算 2比特加减法运算所需的硬件逻辑资源 乘法运算 2比特加乘法运算所需的硬件逻辑资源 乘法运算 乘法器运算与加减法运算相比，需要占用成倍的硬件逻辑资源 A乘16 = A左移4位 如果一个乘数为常数时，可用移加运算实现乘法： A乘20 = A左移4位+A左移2位 A乘31 = A左移5位-A 除法运算 在ISE集成开发环境下的VHDL语言编译环境中，除法、指数、求模、求余 等操作均没有在“STD_LOGIC_SIGNED”和“STD_LOGIC_UNSIGNED”程序包中定 义，操作数及运算结果也没有“STD_LOGIC_VECTOR”数据类型，因此无法在 VHDL程序中直接对“STD_LOGIC_VECTOR”类型的数据进行相关运算。 除法运算通常采用IP核实现 Constant RAM_RAW: integer:=7; Constant RAM_COL: integer:=8; Constant RAM_NUM: integer:= RAM_RAW* RAM_COL Constant EXP: integer:=9; Constant COUNT: integer:=2**EXP; 除法运算 乘法器运算与加减法运算相比，需要占用成倍的硬件逻辑资源 A除16 =. A右移4位 如果一个乘数为常数时，可用移加运算实现乘法： A除3 =. A乘（0.25+0.0