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11.6 16位乘法器状态机实现 二进制乘法可简单地划分为循环、累加来完成乘法运算。而16位乘法由循环、累加、初始空闲来构成乘法状态机的三态。输入16位mux、pmux，输出32位out、mid，复位信号reset。 from state to state condition 1 add shift reset 2 shift add !nstate16 reset 3 idle add reset 4 shift idle nstate16 5 add idle !reset 6 idle idle !reset 安康学院 电子与信息工程系电子教研室 11.6 16位乘法器状态机实现 module fsm_mult16(mux, pmux, clk, reset, out, mid, done); input[15:0] mux,pmux; //mux为被乘数，pmux为乘数 input clk, reset; output[31:0] out, mid; //mid为中间临时变量 output done; //done由0变为1，表示运算完成 reg[31:0] out, mid; reg done; integer count; reg[1:0] pstate, nstate; parameter idle=2b00, add=2b01, shift=2b10; /*状态机实现：将状态转移单独写成一个模块，将状态的操作和 判断等写到另一个模块中，在Verilog代码中， 相当于使用了两个always block*/ always @(posedge clk) //第一个always block时序模块，表示状态转移 if(!reset) begin pstate=idle; end else begin pstate=nstate; end 安康学院 电子与信息工程系电子教研室 11.6 16位乘法器状态机实现 //第一个always block组合逻辑模块，表示状态的操作和判断 always @(pstate or reset) begin nstate=idle; case(pstate) idle: //初始状态 begin out=0; done=0; count=0; mid[15:0]=mux; mid[31:16]=16b0; nstate=add; end add: //相加 begin if(pmux[count]) out=out+mid; nstate=shift; end shift: //移位 begin count=count+1; //位数计数加1 mid={mid[30:0],1b0}; //中间值左移 if(count==16) //位数计数到16，下一个状态为idle begin nstate=idle; done=1; end else nstate=add; //位数计数未到16，下一个状态为add end default: nstate=id