数字钟电路分析与制作.ppt

图7.73 功能测试图 返回 图7.65 返回 图7.66与门管脚排列图及逻辑功能测试接线图 返回 图7.67或门管脚排列图及逻辑功能测试接线图 返回 图7.68与非门管脚排列图及逻辑功能测试接线图 返回 图7.69非门管脚排列图及逻辑功能测试接线图 返回 表7. 15门电路逻辑功能表 返回 图7.70与非门构成基本RS触发器 返回 图7.72计数、译码和显示电路综合应用接线图 返回 图7.74 74LS390实现二十四进制计数 返回 图7. 75数字电子钟电路原理图 返回 表7.19元器件名称、规格型号和数量明细表 返回 图7.76 数字电子钟印刷版图 返回 图7.77 数字电子钟元件分布图 返回 表7.1进制数与8421BCD码的对应关系 返回 图7. 23 JK触发器转换为T’触发器 返回 图7. 24 D触发器转换为T触发器 返回 图7.27 74LS175四D触发器的 引脚排列图 返回 图7. 34二进制加法计数器波形图 返回 图7. 35二进制加法计数器状态转换图 返回 图7. 36二进制减法计数器波形图 返回 图7. 37二进制减法计数器状态转换图 返回 图7. 39十进制计数器状态转换图 返回 表7. 10 CD4518集成块功能表 返回 表7.12移位寄存器的数码移动表 返回 图7.58 CD4060的引脚排列 返回 图7.59 CD4060的内部逻辑框图 返回 表7.14 CD4060的功能表 返回 图7.61“时”计数器 返回 图7.62秒位译码器、显示电路 返回 图7. 71 74LS74逻辑功能测试图 返回 表7.16基本RS触发器功能测试表 返回 图7.22 JK触发器转换为T触发器 返回 图7. 21 JK触发器转换为D触发器 返回 图7. 24 D触发器转换为T触发器 返回 图7.25 74LS112双JK触发器的引脚排列图和逻辑符号图 返回 表7. 7 JK触发器(74LS112)功能表 返回 图7.26 74LS74双D触发器的引脚排列图和逻辑符号图 返回 表7.8 D触发器(74 LS74)功能表 返回 图7.28例7.1 返回 图7.29 D触发器波形图 返回 图7.38 74LS161引脚排列图 返回 表7. 9 74LS161集成计数器功能表 返回 图7. 40 CD4518引脚排列图 返回 图7. 41 74LS390管脚排列图 返回 表7.11 返回 下一页 表7.11续表 返回 上一页 图7. 42十二进制计数器状态转换图 返回 图7.43 74LS161构成十二进制计数器 返回 图7.44 74LS161构成256进制计数器 返回 图7.45 返回 图7.46 返回 图7.47 返回 图7.48 返回 图7. 49数码寄存器逻辑图 返回 图7. 50单向移位数码寄存器逻辑图 返回 图7. 52数码管 返回 图7.53 返回 图7. 54计数、译码和显示电路 返回 图7. 55引脚排列图和逻辑符号图 返回 图7. 56数字钟的组成框图 返回 图7. 57秒脉冲发生器 返回 图7.60“秒”“分”计数器 返回 图7.63 74LS248和LC5011-11的引脚排列 返回 图7. 64校时电路 返回 项目实施 二、技能训练 (二)触发器功能测试 触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即“0”和，“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。 1.测试电路 图7.70(a)所示为由两个与非门交叉耦合构成的基本RS触发器。基本RS触发器具有置“0”、置“1”和“保持”3种功能。图7.70 (b)所示为功能测试电路。 图7. 71 (a)所示是74 LS74的管脚排列图，该芯片中有两个D触发器。图7.71 (b)所示为功能测试电路。 上一页 下一页 返回 项目实施 二、技能训练 2.仪器和器材 数字电子技术实验装置 74LS00(或C 04011)、74 LS74(或004013) 3.训练步骤 1)测试基本RS触发器的逻辑功能 按图7.70 (b)所示连接电路，用两个与非门组成基本RS触发器，输入端 接逻辑电平开关，输出端Q、 接逻辑电平显示，按表7. 16的要求测试，并记录。 2)测试D触发器的逻辑功能 按图7.71(b)连接电路，将 按逻辑电平开关，CP接单饮脉冲，按以下步骤进行测试。 (1)测试 的复位、置位功能。 (2)测试D触发器的逻辑功能。 上一页 下一页 返回 项目实施 二、技能训练 (三)计数、译码和显示电路 1.