基于FPGA的任意数值分频器的设计.docVIP

第３６卷第２期２０１０年２月 信息化研究 ＩｎｆｏｒｍａｔｉｚａｔｉｏｎＲｅｓｅａｒｃｈ Ｖ０１．３６Ｎｏ．２Ｆｅｂ．２０１０ 基于ＦＰＧＡ的任意数值分频器的设计 周殿凤，康素成，王俊华 （盐城师范学院物理科学与电子技术学院，江苏省盐城市２２４００２） 摘要：介绍了基于ＦＰＧＡ的任意分频系数的分频器的设计，该分频器能实现分频系数和占空比均可以调节的３类分频：整数分频、小数分频和分数分频。所有分频均通过ＶＨＤＬ语言进行了编译并且给出了仿真图。本设计中的分频器没有竞争冒险，可移植性强，占用的ＦＰＧＡ资源少。本设计在Ａｌ－ｔｅｒａ公司的ＣｙｃｌｏｎｅｌＩ系列ＥＰ２Ｃ３５型ＦＰＧＡ芯片中完全可实现，结果表明设计是正确和可行的。由于分频器应用非常广泛，故本设计具有很强的实用价值。 关键词：ＦＰＧＡ；ＶＨＤＬ；分频器 中图分类号：讹７７ ０引言 ＦＰＧＡ作为未来数字系统的３大基石（ＦＰＧＡ、 率的１／１０。从图１可看出当Ｊ＝５＝ｍ／２时输出时钟占空比为５０％。 ＤＳＰ、ＣＰＵ）之一，成为目前硬件设计研究的重点…。 在数字系统的设计中，设计人员会遇到各种形式的分频需求，如偶数分频、奇数分频、半整数分频、小数分频和分数分频等。在某些设计中，系统不仅对频率有要求，而且对占空比也有严格的要求。由计数器或计数器的级联构成各种形式的偶数分频及非等占窄比的奇 图１ １０分频器波形图 占空比为５０％的奇数分频实现起来较为困难，实现的方法较多，文中介绍了一种占用资源较少的方法。 假设要实现占窄比为５０％的ｍ＝２ｎ＋１分频，选择两 个２，ｌ＋ｌ进制计数器控制两个中间时钟ｃｌｋｌ和ｅｌｋ２，ｌ 数分频实现起来较为简单，但对半整数分频及等占空 比的奇数分频实现较为困难，小数分频和分数分频更 困难拉Ｊ。为＇广解决这一问题，本文首先分析了各种分 号计数器在输入时钟ｃｌｋ的上升沿计数，２号在ｃｌｋ的 下降沿计数。当计数器１输出为０～ｎ一１时ｃｌｋｌ为 频器的设计方法，然后将其综合起来成为一个通用分 频器。通过分析分频器的原理，探索出了一套简单明了的设计方法，设计了一个任意数值通用分频器，该分频器没有毛刺且占用的逻辑资源较少。 ｌ，输出为，ｌ一２，ｌ时ｃｌｋｌ为０且计数器ｌ输出为２ｎ时计数器１清０，如此循环下去；当计数器２输出为０一 ，ｌ一１时ｃｌｋ２为ｌ，输出为／＇ｔ一２ｎ时ｃｌｋ２为０且计数器 ２输出为２ｎ时计数器２清０，如此循环下去。可见２ 种计数器实现方法一样，只是翻转的边沿不一样，最终输出的时钟ｃｌｋｏｕｔ＝ｅｌｋｌ＋ｃｌｋ２。占空比为５０％的奇数分频仿真图见图２，图中ｍ＝９，因此是９分频电路，通过预置值ｍ可以非常方便的对分频系数进行设置而不需要最新编程。 １整数分频器 偶数分频器的设计较为简单，可以利用计数器实现ｉ３Ｊ。假设要实现ｍ＝２ｎ分频，当计数器的值为０～『．１时，输出时钟为ｌ，计数器的值为歹一２ｎ—ｌ时，输ｌ叶ｊ时钟为０，在计数器值为２，ｌ—ｌ时复位计数器，如此循环下去，即可实现占空比为ｊ／２ｎ的分频，ｍ和＿『都是预置数√用于调节占空比，ｍ调节分频系数。ｍ的值不同，分频系数也就不同，如果预置数ｍ是奇数则可实现占空比不等于５０％的奇数分频。图ｌ中ｍ取值ｌＯ。故实现的是ｌｏ分频，输出时钟频率是输入时钟频 收稿日期：２００９－１２－２０；修回日期：２０１０－０１－０９。 基金项目：江苏省高校自然科学基金资助项目（０８ＫＪＤｌ４０００５）；盐城师范学院校级基金资助项目（０９ＹＣＫＬ０１６）。 图２９分频器波形图 ２小数分频器 小数分频器是通过可变分频和多次平均的方法得 到的…１。假设要进行ｍ．，１分频（ｍ、ｎ都是整数，且 ｎ＜１０），因为只有一位小数，所以总共要进行１０次分 ?５９? 万方数据　 ?技术应用?信息化研究２０１０年２月 频，总的规律足进行ｎ次ｍ＋１分频，１０一ｎ次ｍ分频。假设要进行工，黼分频（／、ｍ、ｎ都足整数且ｍ、ｎ＜１０），由于小数是２位，所以总共要进行１００次分频，分频的 规律是进行肼１次＿『＋１分频，１００一，觚次Ｊ分频。不管 是几位小数总要进行两种系数的分频，两种分频究竟如何交义进行，可以根据一定的规律计算出来，下面以３．６ 分频为例进行讲解。由上面的分析知道３．６分频要进 行６次４分频，４次３分频。将小数部分６按倍累加，假设累加的值为口，如果口＜１０则进行３分频，口＜１０的话下一次则加上６，此后，如果Ⅱ≥１０则进行４分频，４分频过后再将累加值减去４后与１０比较以决定下一次分频是４分频还是３分频，计算过程见表ｌ。 表１ ３．６分频序列 从表１中看出分频规律是：首先进行３分频，然后 进行４分频，接着进行１次３分频和２次４分频，如此循环下去。小数分频通用分频器见图３。 图３ ３．６分频器波形圉 其中ｍ表示整数部分，／＇ｔ是