数字逻辑3实验三用PLD实现组合逻辑电路2.ppt

实验三用PLD实现组合逻辑电路 1、用verilog HDL设计七段译码器 2、设计四位二进制全加器 3、用四位二进制全加器实现一位十进制全加器 4、综合验证以上电路 仿真 引脚分配 下载 建立新工程 建立新工程，进入原理图输入方式 修改原电路实现十进制全加器 实验报告要求 七段译码器设计过程 十六进制全加器设计过程 用十六进制全加器实现十进制全加器设计过程 该软件系统是如何实现分层设计 预习触发器相关内容 JK触发器、D触发器 * * 右击，选择插入摸板 存盘，全编译。 另存为 双击左键 存盘 存盘，再编译。 双击空白处 存盘 打开文件 关闭文本文档，打开顶层原理图文档 存盘，编译，引脚分配，下载验证。 *