VHDL实验新及答案.ppt

实验1 熟悉实验环境，完成下述实验内容： 2输入与门、 2输入或门、 2输入异或门及非门的设计。 D触发器的设计。 带有异步清零、异步置位功能的边沿JK触发器的设计。 1-1代码 非门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY NOT IS PORT(A:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY NOT; ARCHITECTURE ART OF NOT IS BEGIN Y= NOT A; END ARCHITECTURE ART; 1-1代码 异或门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY XOR2 IS PORT(A,B:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY XOR2; ARCHITECTURE ART OF XOR2 IS BEGIN Y=A XOR B; END ARCHITECTURE ART; 1-2代码 D触发器的设计 library ieee; use ieee.std_logic_1164.all; entity d_chufa is port ( clk,d:in std_logic; q:out std_logic); end d_chufa; architecture behav of d_chufa is begin process(clk)is begin if(clk event and clk=1)then q=d; end if; end process; end behav; 1-3代码 异步清零、异步置位功能的边沿JK触发器 library ieee; use ieee.std_logic_1164.all; entity jk is port( pset,clr,clk,j,k:in std_logic; q,qb:out std_logic); end entity; architecture behav of jk is signal q_s,qb_s:std_logic; begin process(pset,clr,clk,j,k) begin if(pset=0)and(clr=1)then q_s=1;qb_s=0; elsif(pset=1)and(clr=0)then q_s=0;qb_s=1; elsif(clk event and clk=1)then if(j=0)and(k=1)then q_s=0;qb_s=1; elsif(j=1)and(k=0)then q_s=1;qb_s=0; elsif(j=1)and(k=1)then q_s=not q_s; qb_s=not qb_s; end if; end if; q=q_s; qb=qb_s; end process; end behav; 实验2－1 实验内容：完成下述模块的设计，实现真值表中的半加与半减的功能。 提示信息：将加法与减法区分成两个功能模块，使用BLOCK语句将构造体分为两大部分。 2-1代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity half is port ( a,b:in std_logic; sum,car,dif,bor:out std_logic); end half; architecture behav of half is begin g1:block begin sum=a xor b; car=a xor b; end block g1; g2:block begin dif=a xor b; bor=(not a) and b; end block g2; end behav; 实验2－2 实验内容：设计一个4位加减法器. 要求：a,b：数据输入； sub: 控制端，高电平实现加法功能， 低电平实现减法功能； s：和与差的输出； co：进位与借位的输出。 2-2代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity subadd is port(sub:in s