电子设计自动化技术试卷1.docVIP

试卷 PAGE 第 PAGE 3 页 共 3 页 考试学期 开课部门 考试课程 考试班级 考试形式 题号 一 二 三 四 五 六 七 八 九 …… 总分 得分 本试卷共 3 页，请核对试卷页数，班级、姓名等信息写在左侧，否则试卷无效。 一、 选择题(每题2分，共20分) 1. 下面数据中属于位矢量的是 。 A. 4.2 B. 3 C. 1 D. 11011 2. EP1C6Q240C8具有多少个管脚 。 A. 144个 B. 84个 C. 240个 D. 不确定 3. Quartus II是哪个公司的软件 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 4. VHDL语言中信号定义的位置是 。 A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 5. 关于VHDL中的数字，请找出以下数字中最大的一个：_____ _____。 A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E1# 6. 当复位信号有效且在给定的时钟边沿到来时，电路才被复位，是_____ _____。 A. 同步复位 B. 异步复位 C. 边沿复位 D. 无效复位 7. 一个程序的输入输出端口是定义在 。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 8. 关键字ARCHITECTURE定义的是 。 A. 结构体 B. 进程 C. 实体 D. 配置 9. 符合VHDL标准的标识符是 。 A. A_2 B. A+2 C. 2A D. 22 10．在VHDL中，用语句 表示clock的下降沿。 A. clockEVENT B. clockEVENT AND clock=1 C. clock=0 D. clockEVENT AND clock=0 选择题答题表 1 2 3 4 5 6 7 8 9 10 二、名词解释，写出下列缩写的英文全称和中文含义（每题3分，共30分）： 1. EDA 2. CPLD SOPC 4. IEEE 5. FPGA 6. PLD 7. JTAG 8. IP 9. ASIC 10. VHDL 三、 VHDL程序填空(每空3分，共30分) 1.下面程序是用选择信号赋值语句实现的七段显示译码器VHDL程序，试将程序补充完整。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SEG7DEC IS PORT (a,b,c,d: IN STD_LOGIC; y: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END SEG7DEC; ARCHITECTURE one OF IS SIGNAL data_in: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN data_in =dcba; WITH data_in SELECT y=1111110 WHEN 0000, 0110000 WHEN 0001, WHEN 0010, 1111001 WHEN 0011, 0110011 WHEN 0100, 1011011 WHEN 0101, 1011111 WHEN 0110, 1110000 WHEN 0111, WHEN 1000, 1111011 WHEN 1001, 0000000 WHEN OTHERS; END one; 2.下面程序是用条件信号赋值语句实现的异或门VHDL程序，试将程序补充完整。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY XOR_GATE1 IS PORT(A,B:IN STD_LOGIC;