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Xilinx ISE 13.4 软件使用方法 本章将以实现一个如图所示的4 为加法器为例，来介绍Xilinx ISE13.4 开发 流程，并且最终下载到实验板BASYS2 中运行。 A3 A2 S3 A1 A0 S2 B3 4 位加法器 S1 B2 S0 B1 B0 C1 C0 1.建立工程 运行Xilinx ISE Design Suite 13.4 ，初始界面如图F2 所示 F1 软件初始状态表 选择File-New Project ，该对话框显示用向导新建工程所需的步骤。 在Name 栏中输入工程名称（注意：以下所有不能含有中文字符或空格）， 如“test” 。在Location 栏中选择想要存放的工程位置，如“E:\code\Xilinx\test” 。顶 层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图F2 所示 F2 路径信息设置表 点击“Next”，进入芯片型号选择界面。在本界面中，根据BASYS2 实验板上 的芯片型号进行相关设置，设置效果如图F3 所示。 F3 芯片信息选择表 点击“Next”，出现如图F4 所示工程信息汇总表格。 F4 工程信息汇总表 点击“Finish”完成设置。 2 新建Verilog 文件 在F5 所示界面中，如图所示的区域内右击鼠标，选择“New Source” ，出现 F6 对话框。 F5 在File name 栏中键入verilog 文件的名称，如“test” 。 F6 点击“Next”，在本界面中将设置加法器的输入输出引脚数量，如图F1 所示 的加法器共有A 、B 、C0、S 和C1，5 组引脚，其中A 、B 和S 为4 位总线形式， 因此设置结果如图F7 所示。 F7 点击“Next”，出现Verilog 新建信息汇总表。 F8 点击“Finish”，完成Verilog 新建工作。 3 逻辑设计 输入代码 module test( C0, A,B,C1,S ); input C0; input [3:0] A; input [3:0] B; output [3:0] S; output C1; reg[3:0] S; reg C1; always @(A or B or C0) begin S = A + B + C0; if(A + B + C0 15) C1 = 1; else C1 = 0;