数字电路技术时序逻辑电路分析总结.pptVIP

第六章 时序逻辑电路;6.1 概述 6.2 时序逻辑电路的一般分析方法 6.3 若干常用的时序逻辑电路 6.4 时序逻辑电路的设计方法;一、 时序逻辑电路特点 1. 功能上：任何一个时刻的输出状态不仅取决于该时刻的输入信号，还与电路原来的状态有关。 例如： 串行加法器，两个多位数由高到低依次相加。 ;二、 时序电路的一般结构形式与功能描述方法 ;三、 时序电路的分类; 分析步骤 同步时序逻辑电路分析举例;同步时序逻辑电路的分析;分析：找出给定时序电路的逻辑功能 即找出在输入和CP作用下，电路的次态和输出。 一般步骤 ： 4. 若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算得电路次态和输出值：以得到的次态作为新的初态，和这时的输入变量取值一起，再代入状态方程和输出方程进行计算，又可得到一组新的次态和输出值。如此继续，将结果列为真值表形式，便得到状态转换表。 ;分析：找出给定时序电路的逻辑功能 即找出在输入和CP作用下，电路的次态和输出。 一般步骤 ： 5. 根据状态转换表，画出状态转换图。 ; J1=Q2nQ3n ，K1=1 J2=Q1n ，K2=Q1n Q3n J3=Q1n Q2n ，K3=Q2n;状态转换表; J1=Q2nQ3n ，K1=1 J2=Q1n ，K2=Q1n Q3n J3=Q1n Q2n ，K3=Q2n;Q1n+1= 0 ? 0 ? 0 =1 ? 1=1 Q2n+1= 0 ? 0 + 0 ? 0 ? 0=0 Q3n+1= 0 ? 0 ? 0 + 0 ? 0=0 ;状态转换表;状态转换图：更形象表示时序电路的逻辑功能。;每经过七个时钟触发脉冲以后输出端 Y从低电平跳变为高电平，且电路的状态循环一次。 若电路初态为111，代入方程得： Q3Q2Q1=000，Y=1 ，经一个CP作用后仍能进入有效状态，这叫计数器具有自启动能力。 逻辑功能： 电路具有对时钟信号进行计数的功能，且计数容量等于七，称为七进制计数器。;时序图： 在时钟脉冲序列作用下电路状态，输出状态随时间变化的波形图叫做时序图。;;Q2n ;5.画状态图;可以看出，000、001、010、011、100这五个状态构成了一个循环，即每输入五个脉冲就循环一周，通常这种时序逻辑电路称为五进制计数器，并且这五种状态称为有效状态，其余的三种状态称为无效状态。如果设初态为111（无效状态），???一个CP作用后仍能进入有效状态，这叫计数器具有自启动能力。 ;6、画波形图 ;一、数据寄存器 二、移位寄存器 三、集成寄存器 ;一、寄存器： ① 用于寄存一组二值代码，N位寄存器由N个触发器组成， 可存放一组N位二值代码 ② 只要求其中每个触发器可置1，置0;一、寄存器： ①用于寄存一组二值代码，N位寄存器由N个触发器组成， 可存放一组N位二值代码 ②只要求其中每个触发器可置1，置0;6.3.1 常用的时序逻辑电路-寄存器 ;1、具有存储和移位的功能 ;1、具有存储和移位的功能 ;1、具有存储和移位的功能 ;器件实例：74LS194 左/右移，并行输入，保持，异步 置零等功能;;扩展应用 （四位 八位）;用于计数、分频、定时产生节拍脉冲等 分类：按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制 按计数容量分，十进制，60进制。。。 ;6.3.2、计数器;状态转换表;电路的状态转换图;同步二进制加法计数器的时序图 ;6.3.2、计数器;异步清零;同步并行置数;× × × × ;②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进 制数末位减1，若第i位以 下皆为0时，则第i位应翻 转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑 式应为：;用T触发器接成的同步二进制减法计数器;单时钟同步十六进制加/减计数器74LS191 有些应用场合要求计数器既能进行递增计数又能进行递减计数，这就需要做成加/减计数器。 74191具有异步预置数功能。 电路只有一个时钟信号输入端，电路的加、减由U/D的电平决定，所以称这种电路结构为单时钟结构。 ;74191的功能表;2. 同步十进制计数器 ①加法计数器 基本原理：在四位 二进制计数器基础 上修改，当计到 1001时，则下一个 cp电路状态回到 0000。;　状态转换表：;电路的状态转换图;同步十进制加法计数器74LS160的逻辑图;6.3.2、计数器;8421BCD码同步加法计数器74LS160;