多核CPU与多处理机.pptVIP

流水线文杰 乱序执行流水线 译码级有一些略微的修改。 不同于以往处理器仅仅译码指令指针指向的指令， 现今的处理器（2008-2013 年）每个时钟周期最多可以译码 4 条指令。 寄存器重命名(register aliasing) 在处理器内部，这些原始的寄存器（如AX,BX,CX,DX 等）被翻译（或者重命名）成为内部的寄存器，而这些寄存器对程序员是不可见的。寄存器和内存地址需要被映射到一个临时的地方用于指令执行。当前每个始终周期可以翻译 4 条微指令。 重排序缓存(Reorder Buffer, ROB) ROB 可以存储最多 128 条微指令。在支持超线程的处理器上，ROB 同样可以重排来自两个虚拟处理器的指令。两个虚拟处理器在 ROB 中将微指令汇集到一个共享的乱序执行部件中。 流水线文杰 乱序执行流水线 保留站(Reservation Station, RS) 解码单元解码后的指令不是直接送到流水线，而是根据各自的指令种类，将解码后的指令送往各自的保留站中保存下来。如果操作数位于寄存器中，就把操作数从寄存器中读出来，和指令一起放入保留站。相反，如果操作数还在由前面的指令进行计算，那么就把那条指令的识别信息保存下来。 然后，保留站把操作数齐备、可执行的指令依次送到流水线进行运算。即使指令位于前面，如果操作数没准备好，也不能开始执行，所以保留站中的指令执行顺序与程序不一致（乱序）。另外，保留站会监视执行流水线输出的结果，如果产生的结果正好是等待中的指令的操作数，就将其读入，这样操作数齐备后，等待中的指令就可以执行了。 流水线文杰 乱序执行流水线 乱序执行 不同的微指令在不同的执行单元中同时执行，而且每个执行单元都全速运行。只要当前微指令所需要的数据就绪，而且有空闲的执行单元，微指令就可以立即执行，有时甚至可以跳过前面还未就绪的微指令。通过这种方式，需要长时间运行的操作不会阻塞后面的操作，流水线阻塞带来的损失被极大的减小了。 猜测执行（ifswitch） 猜测执行意味着当遇到一个分支指令后，乱序执行部件会将所有分支的指令都执行一遍。一旦分支指令的跳转方向确定后，错误跳转方向的指令都将被丢弃。通过同时执行两个跳转方向的指令，避免了由于分支跳转导致的阻塞。文杰 流水线 LD r1,[a]; ←将内存的变量a 读入到寄存器r1（加载） ADD r2,r1,r5; ←r1与r5相加，保存到r2 SUB r1,r5,r4; ←r5减去 r4，保存到 r1 执行这类程序时，开头的加载指令缓存未命中时，将变量a 读取到r1 就需要很长时间。而下一条ADD指令要使用r1 的值作为操作数，所以在加载指令完成之前，ADD指令无法执行。但是，再下一条SUB 指令的操作数r4 和r5 的值已经求出了，利用乱序执行，无须等待前面的LD 指令、ADD指令就可以执行，但ADD指令的操作数r1 正好是后面SUB 指令保存结果的位置 反向依赖问题 参考资料文杰 /page/179578/?from=groupmessageisappinstalled=0 /hardware/201508/646168.shtml /html/04/n-3707004.html 讨论线程、进程、多机、内核、流水线的关系 03旭婷 16组 共同点：多个、并发 并行：多机系统 操作系统层面：线程、进程 硬件层面：CPU内核、流水线旭婷 * 1971年，英特尔推出的全球第一颗通用型微处理器4004，由2300个晶体管构成。当时，公司的联合创始人之一戈登摩尔(Gordon Moore)，就提出后来被业界奉为信条的“摩尔定律”——每过18个月，芯片上可以集成的晶体管数目将增加一倍。 * * 系统中有n个处理机(P1到Pn)，它们通过一个处理机存储器互连网络(PMIN)连接到一个共享的主存储器上，这些处理机之间通过共享主存储器进行通信。处理机间还可以有一个处理机处理机互连网络(PPIN)，PPIN通常用来从一台处理机向处理机发送中断信号，以达到进程同步的目的。此外，这些处理机还通过处理机-I/O互连网络(PIOIN)同各I/O设备连接。有时为了使系统简单，可以把全部I/O设备连接在一台I/O处理机或少数几台处理机上。为了减少各处理机在访问主存储器时发生的冲突，把主存分为m个模块交叉工作，而且常使m大于n。 * 多指令流多数据流（MIMD：Multiple Instruction St