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数字系统设计-秒表设计 深 圳 大 学 实 验 报 告课程名称： 数字系统设计 实验项目名称： Verilog秒表设计 学院： 信息工程学院专业： 电子信息工程 指导教师： 邓小莺 报告人： 陈耀省 学号：2020130267 班级： 电子三班 实验时间： 2020年11月 实验报告提交时间： 2020年11月28日教务部制 一、实验目的 1、进一步熟悉ISE软件的使用，熟悉FPGA开发流程； 2、掌握编写Verilog代码的步骤，学会绘制ASM图； 3、学会自顶向下的设计方法，使用不同的模块实现系统的设计。 二、实验设备 1、装有ISE软件的PC机一台；2、Nexys3开发板一块。 三、实验内容与要求 设计一个秒表 它具有计时功能。此秒表有两个按键（reset， start）按下reset键后，秒表清零。开始默认秒表计时，按下start键后，停止计时,再次按下start键后，又开始计时，如此反复。 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59