vhdl硬件描述语言基础.pptxVIP

第一次上机安排;VHDL硬件描述语言基础;简介－－背景;简介－－背景;VHDL的优点;VHDL与计算机语言的区别;--eqcomp4 is a four bit equality comparator Library IEEE; use IEEE.std_logic_1164.all; entity eqcomp4 is port(a, b:in std_logic_vector(3 downto 0); equal :out std_logic); end eqcomp4; architecture dataflow of eqcomp4 is begin equal = ‘1’ when a=b else ‘0’; End dataflow;;实体（Entity）;实体－－端口的模式;Out与Buffer的区别;结构体（Architecture）;结构体－－行为描述;结构体－－数据流描述描述输入信号经过怎样的变换得到输出信号;结构体－－结构化描述;三种描述方式的比较;VHDL标识符（Identifiers）;VHDL数据对象（Data Objects）;VHDL数据对象（Data Objects）;VHDL数据对象（Data Objects）;信号与变量的区别;信号与变量的区别;VHDL数据类型;VHDL数据类型－－枚举;VHDL数据类型－－枚