浙江工商大学计算机体系结构第3章指令级并行限制.pptVIP

第3章 指令级并行的限制 介绍 指令级并行限制的研究 实际处理器中指令级并行性限制 硬件和软件推测的限制 多线程 3.1 介绍 问题引出 上一章我们介绍了流水线机制、多发射机制、动态调度机制和推测机制。当前设计者将精力集中在优化设计上，尝试在不改变发射速率的情况下获得更快的时钟频率，即开发指令级并行的时代即将结束。 本章我们讨论指令级并行的限制，如程序结构、硬件的预算以及转移预测的准确率等；最后讨论线程级并行，作为指令级并行的替代和补充。 3.2 指令级并行性限制的研究 研究五个方面的内容 指令级并行性限制的研究涉及以下五个方面的内容：硬件模型、窗口的大小和最大发射数的限制、实际转移和跳转预测的影响、有限寄存器的影响以及非完美别名分析的影响。 3.2 指令级并行性限制的研究 硬件模型 理想处理器：是指消除了所有指令级并行约束的处理器，在理想处理器中，对指令级并行的唯一约束来自寄存器或存储器中的实际数据流。 理想处理器包含以下方面的假设：寄存器重命名、转移预测、跳转预测、存储器地址别名分析、最优Cache。 3.2 指令级并行性限制的研究 理想处理器 寄存器重命名 可用的虚寄存器数量没有限制，可以避免WAW和WAR冒险，可以有无限的指令同时开始执行 转移预测