数字逻辑设计第8章(2).pptVIP

* 8.5 shift register（移位寄存器） 串行输入 serial input SERIN SEROUT 串行输出 serial output Serial-in, serial-out shift register 可以使一个信号延迟 n 个时钟周期之后再输出 * 串入 serial-in SERIN 1Q 2Q NQ 并出 parallel-out 可以用来完成 串－并转换 serial-to-parallel conversion Structure of a serial-in, parallel-out shift register * 多路复用结构 LOAD/SHIFT SERIN SEROUT Structure of a parallel-in, serial-out shift register * LOAD/SHIFT SERIN 1Q 2Q NQ Structure of a parallel-in, parallel-out shift register * MSI shift registers CLK CLR SERA SERB 74x164 QA QB QC QD QE QF QG QH CLK CLKINH SH/LD CLR SER A B C D E F G H QH 74x166 SERA·SERB 抑制时钟 * 4-bit universal shift register 74x194 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 S1 S0 功能 0 0 保持 0 1 右移 1 0 左移 1 1 载入 左移输入 右移输入 * 00 S1S0 保持 S1’ S0’ S1 S0 10 左移 01 右移 11 载入 Qi* = S1’·S0’·Qi + S1’·S0·Qi-1 + S1·S0’·Qi+1 + S1·S0·INi 4-bit universal shift register 74x194 * CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN CLK CLR S1 S0 LIN RIN 移 位 寄 存 器 的 扩 展 并行输入 （8位） 并行 输出 8位 * 作 业 8.13 8.14 8.27 8.35 * 计数器的级联 CLOCK RESET_L LOAD_L CNTEN D0 D1 D2 D3 Q4 Q5 Q6 Q7 74x163 74x163 并行级联方式 * 思考：利用低位的进位控制高位的时钟行不行？ * 思考：利用低位的进位控制高位的时钟行不行？ 计数输出顺序有错，但模未改变 如何让计数输出顺序正确？ * 串行级联方式 * 模m计数器（ m 2n） 先进行级联，再整体置零或预置数 例：用74x163构造模193计数器 两片163级联得8位二进制计数器（0～255） —— 采用整体清零法，0～192 * 模m计数器（ m 2n） 先进行级联，再整体置零或预置数 例：用74x163构造模193计数器 两片163级联得8位二进制计数器（0～255） —— 采用整体清零法，0～192 若 m 可以分解：m = m1?m2 分别实现m1和m2，再级联 —— 采用整体预置数法，63～255 256－193＝63 * A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 EN1 EN2_L EN3_L SRC0 SRC1 SRC2 P0 P1 P7 SDATA 如何控制地址端自动 轮流选择输出Y0～Y7 —— 计数器的应用 * Decoding Binary-Counter State 若在一次状态转移中有2位或多位计数位同时变化， 译码器输出端可能会产生“尖峰脉冲” —— 功能性冒险 0 1 2 3 4 5 6 7 0 1 2 Function hazard * CLK 8位寄存器 改进：消除“毛刺” * 计数器的应用 序列信号发生器 例：在时钟作用下周期产生序10101011，… S0/1